一種對(duì)cis芯片的量產(chǎn)測試方法
【專利摘要】一種對(duì)CIS芯片的量產(chǎn)測試方法，基于FPGA模塊進(jìn)行，包括：提供具有測試機(jī)和安裝有MIPI橋接芯片和FPGA模塊的測試載板的測試系統(tǒng)；測試機(jī)控制CIS芯片采集圖像；CIS芯片將圖像數(shù)據(jù)以高速串行信號(hào)的模式輸出到MIPI橋接芯片；MIPI橋接芯片在FPGA模塊控制下讀取高速串行信號(hào)，轉(zhuǎn)換成并行的低速數(shù)據(jù)信號(hào)上傳給FPGA模塊；FPGA模塊讀取并行的低速數(shù)據(jù)信號(hào)，進(jìn)行技術(shù)處理，獲得計(jì)算結(jié)果，將計(jì)算結(jié)果在測試機(jī)的控制下上傳；測試機(jī)讀取結(jié)果后進(jìn)行判斷和程序流程的控制。本發(fā)明通過專用的MIPI橋接芯片的數(shù)據(jù)轉(zhuǎn)換避免了對(duì)測試機(jī)的高速信號(hào)端口的依賴；同時(shí)采用FPGA內(nèi)部DSP數(shù)據(jù)處理，提高了數(shù)據(jù)的計(jì)算速度，實(shí)現(xiàn)多工位并行數(shù)據(jù)運(yùn)算，比依靠測試機(jī)工作站的串行計(jì)算縮短了數(shù)據(jù)處理時(shí)間。
【專利說明】一種對(duì)CIS芯片的量產(chǎn)測試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路量產(chǎn)測試【技術(shù)領(lǐng)域】，特別涉及一種基于FPGA的針對(duì)帶MIPI端口的CIS芯片量產(chǎn)測試方法。
【背景技術(shù)】
[0002]現(xiàn)有高端CIS(CM0S Image Sensor)芯片已經(jīng)達(dá)到了 500萬以上像素的分辨率，也就是說，其采樣的每一幀圖像數(shù)據(jù)都會(huì)包含至少500組以上個(gè)圖像數(shù)據(jù)；而且為提高數(shù)據(jù)的傳輸效率，芯片大都采用移動(dòng)通信行業(yè)處理器接口(Mobile Industry ProcessorInterface) MIPI作為圖像數(shù)據(jù)傳輸?shù)耐ǖ?，其?shù)據(jù)輸出的速率最高可以達(dá)到IGbps。
[0003]傳統(tǒng)的CIS芯片量產(chǎn)的測試方式一般是采用專業(yè)的高端ATE自動(dòng)測試設(shè)備(Automatic Test Equipment)進(jìn)行處理。要滿足高端CIS芯片的測試需求,這些ATE設(shè)備就必須滿足以下條件:
[0004](I)具有高速的工作站用于高速處理海量的測試用圖像數(shù)據(jù)，以降低測試程序執(zhí)行的時(shí)間；
[0005](2)必須具有高速的數(shù)字信號(hào)通道模組用于接受來自MIPI接口的圖像數(shù)據(jù)；通常需要測試機(jī)數(shù)字通道硬件的數(shù)據(jù)接受速率至少能夠達(dá)到500Mbps甚至更高
[0006](3)測試機(jī)臺(tái)本身需要具有針對(duì)CIS芯片測試所需要的專用軟硬件模組。
[0007]如此一來，測試機(jī)臺(tái)的價(jià)格非常高昂；而且，由于所有數(shù)據(jù)必須上傳到工作站進(jìn)行統(tǒng)一處理，在多工位芯片并行測試的模式下，所有數(shù)據(jù)處理只能夠串行地執(zhí)行，嚴(yán)重降低了測試程序的執(zhí)行效率，從而導(dǎo)致芯片測試成本的大幅上升，影響產(chǎn)品的競爭力。

【發(fā)明內(nèi)容】

[0008]針對(duì)上述現(xiàn)有技術(shù)中存在的問題，本發(fā)明的目的在于提供執(zhí)行效率高，測試成本低的基于FPGA的針對(duì)帶MIPI端口的CIS芯片量產(chǎn)測試方法。
[0009]為了實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明采用的技術(shù)方案如下:
[0010]一種對(duì)CIS芯片的量產(chǎn)測試方法，所述CIS芯片具有移動(dòng)產(chǎn)業(yè)處理器接口 MIPI，所述方法基于現(xiàn)場可編程門陣列FPGA模塊進(jìn)行，包括如下步驟:
[0011]步驟1:提供一種對(duì)CIS芯片的量產(chǎn)測試系統(tǒng)，包括:測試機(jī)，被測CIS芯片，測試載板，其中，測試載板上安裝MIPI橋接芯片和FPGA模塊；被測CIS芯片的MIPI端口的管腳與MIPI橋接芯片的MIPI輸入端口相連，MIPI橋接芯片的其他信號(hào)端口與FPGA模塊相連，受FPGA模塊控制；
[0012]步驟2:測試機(jī)通過與被測CIS芯片直連的數(shù)字通道控制CIS芯片采集圖像；
[0013]步驟3 =CIS芯片采集圖像后通過MIPI端口將圖像數(shù)據(jù)以高速串行信號(hào)的模式輸出到MIPI橋接芯片；
[0014]步驟4 =MIPI橋接芯片在FPGA模塊控制下讀取所述高速串行信號(hào)，轉(zhuǎn)換成并行的低速數(shù)據(jù)信號(hào)上傳給FPGA模塊；[0015]步驟5:FPGA模塊通過并行數(shù)據(jù)通道讀取MIPI橋接芯片轉(zhuǎn)換的并行的低速數(shù)據(jù)信號(hào)，進(jìn)行技術(shù)處理，獲得計(jì)算結(jié)果；
[0016]步驟6 =FPGA模塊將計(jì)算結(jié)果在測試機(jī)的控制下進(jìn)行上傳；
[0017]步驟7:測試機(jī)讀取結(jié)果后進(jìn)行判斷和程序流程的控制；
[0018]步驟8:上述步驟2-7完成之后，測試機(jī)發(fā)送指令讓被測CIS芯片和FPGA模塊恢復(fù)到待機(jī)狀態(tài)，完成一個(gè)測試周期。
[0019]優(yōu)選地，在上述對(duì)CIS芯片的量產(chǎn)測試方法中，所述FPGA模塊以輔助外圍電路的模式作為測試載板電路的一部分直接安裝在測試載板上。
[0020]優(yōu)選地，在上述對(duì)CIS芯片的量產(chǎn)測試方法中，所述FPGA模塊被預(yù)先制作成電路子板，在應(yīng)用時(shí)通過專用的連接器或接頭與測試載板連接。
[0021]進(jìn)一步地，在上述對(duì)CIS芯片的量產(chǎn)測試方法中，所述FPGA模塊內(nèi)部單元包括:中央控制模塊，數(shù)據(jù)計(jì)算模塊DSP，數(shù)據(jù)緩存模塊RAM，寄存器模塊和時(shí)鐘模塊PLL，其中，
[0022]中央控制模塊用于與上行測試機(jī)以及下行MIPI橋接芯片的通信及數(shù)據(jù)交流并控制整個(gè)FPGA模塊內(nèi)部系統(tǒng)的協(xié)同工作，接受測試機(jī)的指令，控制MIPI橋接芯片的工作，控制內(nèi)部單元對(duì)數(shù)據(jù)進(jìn)行相應(yīng)的處理，并將最終計(jì)算結(jié)果上傳測試機(jī)；
[0023]DSP用于在中央控制模塊的控制下對(duì)存儲(chǔ)在RAM中的原始圖像數(shù)據(jù)進(jìn)行計(jì)算處理，并返回結(jié)果；所有圖像處理所需的算法程序全部預(yù)存于RAM內(nèi)，由中央控制模塊負(fù)責(zé)選擇具體函數(shù)；
[0024]RAM用于存儲(chǔ)兩類數(shù)據(jù)信息:從外部讀取的原始圖像數(shù)據(jù)，DSP的計(jì)算結(jié)果及中間數(shù)據(jù)；RAM的數(shù)據(jù)以及地址端口通過總線同時(shí)和中央控制模塊以及DSP連接，以便中央控制模塊的原始數(shù)據(jù)寫入和DSP的數(shù)據(jù)讀取以及結(jié)果寫回；
[0025]寄存器模塊用于保存各類設(shè)置FPGA模塊工作的參數(shù)，以及FPGA模塊在工作中的各種結(jié)果和狀態(tài)信息；測試機(jī)通過中央控制模塊可以實(shí)現(xiàn)對(duì)寄存器的隨機(jī)數(shù)據(jù)讀寫操作；
[0026]PLL用于提供FPGA模塊內(nèi)部以及外部電路所需的各種參考時(shí)鐘，以確保整個(gè)系統(tǒng)的時(shí)鐘域的一致性；時(shí)鐘源分別由測試機(jī)或測試載板上的本地晶振提供；由測試機(jī)提供的時(shí)鐘源確保整個(gè)系統(tǒng)和測試機(jī)嚴(yán)格共用同一時(shí)鐘域；由測試載板上的本地晶振提供的時(shí)鐘源確保時(shí)鐘域的精度和低噪特性；工作時(shí)，PLL模塊根據(jù)具體應(yīng)用的特征和需求，選擇適合的參考時(shí)鐘源。
[0027]進(jìn)一步地，在上述對(duì)CIS芯片的量產(chǎn)測試方法中，被測CIS芯片以及FPGA模塊，MIPI芯片的電源由測試機(jī)提供。
[0028]進(jìn)一步地，在上述對(duì)CIS芯片的量產(chǎn)測試方法中，測試機(jī)通過直連的數(shù)據(jù)通道對(duì)被測CIS芯片進(jìn)行配置，確保CIS芯片正常工作，采集光源信號(hào)并將數(shù)字圖像的數(shù)據(jù)通過高速M(fèi)IPI端口發(fā)送至測試載板。
[0029]進(jìn)一步地，在上述對(duì)CIS芯片的量產(chǎn)測試方法中，測試機(jī)對(duì)FPGA模塊系統(tǒng)進(jìn)行配置，對(duì)寄存器進(jìn)行參數(shù)寫入，設(shè)置FPGA模塊系統(tǒng)的工作方式和工作條件。
[0030]進(jìn)一步地，在上述對(duì)CIS芯片的量產(chǎn)測試方法中，所述步驟5包括:
[0031]步驟501 =FPGA模塊從測試機(jī)收到明確的開始信號(hào)后，F(xiàn)PGA模塊內(nèi)部的中央控制模塊開始從并行數(shù)據(jù)端口讀取圖像數(shù)據(jù)并保存到RAM ；
[0032]步驟502:當(dāng)一幀完整的圖像數(shù)據(jù)接受完畢后，中央控制模塊啟動(dòng)DSP ；[0033]步驟503:DSP根據(jù)預(yù)存在寄存器里的配置信息，選擇所需的參數(shù)以及算法函數(shù)對(duì)RAM內(nèi)的原始圖像數(shù)據(jù)進(jìn)行處理，并將結(jié)果一并保存到RAM內(nèi)特定的位置；
[0034]所述步驟6包括:當(dāng)數(shù)據(jù)計(jì)算完成以后，F(xiàn)PGA模塊的中央控制模塊通過特定的數(shù)字信號(hào)通道通知測試機(jī)；
[0035]所述步驟7包括:測試機(jī)接收到通知信號(hào)以后與FPGA模塊進(jìn)行溝通，通過和FPGA模塊相連的數(shù)據(jù)端口把所需的計(jì)算處理結(jié)果讀取到測試機(jī)的工作站并進(jìn)行最終的判斷和流程控制。
[0036]進(jìn)一步地，在上述對(duì)CIS芯片的量產(chǎn)測試方法中，所述被測CIS芯片的與MIPI端口無關(guān)的信號(hào)端口通過測試載板直接和測試機(jī)的想關(guān)硬件資源連接，從而確保CIS芯片的所有通用測試項(xiàng)目可由測試機(jī)直接完成。
[0037]本發(fā)明通過專用的MIPI橋接芯片的數(shù)據(jù)轉(zhuǎn)換避免了對(duì)測試機(jī)的高速信號(hào)端口的依賴；同時(shí)采用FPGA內(nèi)部DSP的數(shù)據(jù)處理的方法不僅大幅提高了數(shù)據(jù)的計(jì)算速度，而且由于能夠?qū)崿F(xiàn)多工位并行數(shù)據(jù)運(yùn)算，相比原來依靠測試機(jī)工作站的串行計(jì)算大幅縮短了數(shù)據(jù)處理時(shí)間。
【專利附圖】

【附圖說明】
[0038]圖1為本發(fā)明一實(shí)施例中所使用的基于FPGA的CIS芯片測試系統(tǒng)不意圖；
[0039]圖2為本發(fā)明一實(shí)施例中FPGA模塊示意圖。
【具體實(shí)施方式】
[0040]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，下面結(jié)合實(shí)施例及附圖，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0041]本發(fā)明涉及帶有移動(dòng)通信行業(yè)處理器接口 MIPI (Mobile Industry ProcessorInterface)高速端口的CIS (CMOS Image Sensor)芯片的量產(chǎn)測試技術(shù),該技術(shù)能夠采用現(xiàn)場可編程門陣列FPGA (Field Programmable Gate Array)芯片以及MIPI串轉(zhuǎn)并的數(shù)據(jù)橋接芯片來實(shí)現(xiàn)CIS芯片的量產(chǎn)需求CP(Chip Probe)測試和FT(Final Test)測試。
[0042]圖1所示為本發(fā)明一實(shí)施例中所使用的基于FPAG模塊(FPAG芯片)的CIS芯片測試系統(tǒng)，主要涉及對(duì)CIS芯片的圖像數(shù)據(jù)采集、轉(zhuǎn)換、存儲(chǔ)和計(jì)算處理以及判斷；FPGA模塊負(fù)責(zé)整個(gè)系統(tǒng)的主控和數(shù)據(jù)處理，通過MIPI橋接芯片采集來自CIS芯片的數(shù)據(jù)，并進(jìn)行處理將結(jié)果上傳給測試機(jī)，從而實(shí)現(xiàn)CIS芯片的圖像數(shù)據(jù)部分的測試。對(duì)于目前某些高端FPGA芯片，已經(jīng)擁有專門的可編程高速信號(hào)端口，MIPI橋接電路可以合并到FPGA芯片里，通過內(nèi)部電路來實(shí)現(xiàn)，從而進(jìn)一步簡化整個(gè)系統(tǒng)。
[0043]如圖1所示，被測CIS芯片的電源由測試機(jī)提供，與MIPI端口無關(guān)的信號(hào)端口也通過測試載板直接和測試機(jī)的想關(guān)硬件資源連接，從而確保CIS芯片的所有通用的測試項(xiàng)目依然可以由測試機(jī)直接完成，比如Open-short, Leakage, IDDQ和SCAN等測試項(xiàng)目。
[0044]與CIS芯片MIPI端口相關(guān)的管腳和安裝在測試載板上的MIPI橋接電路(橋接芯片)相連；而MIPI橋接電路和FPGA模塊相連，受FPGA模塊控制。
[0045]在測試時(shí)，測試機(jī)通過直連的數(shù)字通道控制CIS芯片采集圖像并通過MIPI端口將圖像數(shù)據(jù)以高速串行信號(hào)的模式輸出到MIPI橋接電路。MIPI橋接電路在FPGA模塊的控制下讀取該高速信號(hào)，實(shí)時(shí)同步地將串行高速信號(hào)轉(zhuǎn)換成并行的低速數(shù)據(jù)信號(hào)，并上傳給FPGA模塊。MIPI橋接電路和CIS芯片的MIPI端口的參考時(shí)鐘由FPGA模塊統(tǒng)一提供，確保時(shí)鐘域的同步。FPGA模塊通過并行數(shù)據(jù)通道讀取MIPI橋接電路轉(zhuǎn)化的圖像數(shù)據(jù)，對(duì)數(shù)據(jù)按照預(yù)設(shè)的算法進(jìn)行計(jì)算處理，并獲得計(jì)算結(jié)果。最終FPGA模塊會(huì)將結(jié)果判斷處理后在測試機(jī)的控制下進(jìn)行上傳。測試機(jī)在讀取結(jié)果后進(jìn)行判斷和程序流程的控制。
[0046]FPGA模塊內(nèi)部單元如圖2所示，主要包括:中央控制模塊，數(shù)據(jù)計(jì)算模塊DSP，數(shù)據(jù)緩存模塊RAM，寄存器(Register)模塊和時(shí)鐘模塊PLL。
[0047]中央控制模塊(控制單元)負(fù)責(zé)控制整個(gè)FPGA模塊內(nèi)部系統(tǒng)的協(xié)同工作，接受測試機(jī)的指令，控制MIPI橋接芯片的工作，控制FPGA模塊各內(nèi)部單元對(duì)數(shù)據(jù)進(jìn)行相應(yīng)的處理，并將最終計(jì)算結(jié)果上傳測試機(jī)。在FPGA模塊內(nèi)，控制單元同時(shí)負(fù)責(zé)和上行測試機(jī)以及下行MIPI橋接芯片的通信及數(shù)據(jù)交流。
[0048]數(shù)據(jù)計(jì)算模塊DSP (計(jì)算單元)主要負(fù)責(zé)在中控單元的控制下對(duì)存儲(chǔ)在RAM中的原始圖像數(shù)據(jù)進(jìn)行計(jì)算處理，并返回結(jié)果。所有圖像處理所需的算法程序全部預(yù)存于其內(nèi)部的ROM內(nèi)，由控制單元負(fù)責(zé)選擇具體函數(shù)。
[0049]數(shù)據(jù)緩存模塊RAM主要存儲(chǔ)兩類數(shù)據(jù)信息:從外部讀取的原始圖像數(shù)據(jù)，DSP的計(jì)算結(jié)果及中間數(shù)據(jù)。該模塊的數(shù)據(jù)以及地址端口通過總線同時(shí)和控制單元以及計(jì)算單元連接，以便控制單元的原始數(shù)據(jù)寫入和計(jì)算單元的數(shù)據(jù)讀取以及結(jié)果寫回。
[0050]寄存器(Register)模塊主要保存各類設(shè)置FPGA模塊工作的參數(shù)，以及FPGA模塊在工作中的各種結(jié)果和狀態(tài)信息。測試機(jī)通過通用控制單元可以實(shí)現(xiàn)對(duì)寄存器的隨機(jī)數(shù)據(jù)讀寫操作。
[0051 ] 時(shí)鐘模塊PLL負(fù)責(zé)提供FPGA模塊內(nèi)部以及外部電路所需的各種參考時(shí)鐘，以確保整個(gè)系統(tǒng)的時(shí)鐘域的一致性。它的時(shí)鐘來源可有兩個(gè)，一個(gè)是由測試機(jī)提供，確保整個(gè)系統(tǒng)和測試機(jī)嚴(yán)格共用時(shí)鐘域；另一個(gè)是由測試板上的本地晶振提供，確保時(shí)鐘域的精度和低噪特性。工作時(shí)，系統(tǒng)可以根據(jù)具體應(yīng)用的特征和需求，選擇適合的參考時(shí)鐘源。
[0052]上述FPGA模塊的測試系統(tǒng)的應(yīng)用方式主要有兩種:
[0053](I)全定制電路的模式:FPGA模塊系統(tǒng)以輔助外圍電路的模式作為測試載板電路的一部分直接安裝在測試載板上。該模式可以實(shí)現(xiàn)電路的規(guī)模最小化，信號(hào)質(zhì)量的優(yōu)化以及故障率的最低化。
[0054](2)專用子板模式:FPGA模塊系統(tǒng)被預(yù)先制作成電路子板，在應(yīng)用時(shí)通過專用的連接器或接頭和測試載板(母板)連接，并通過母板和測試機(jī)以及被測的CIS芯片連接。該模式可以提高硬件的重復(fù)使用率并方便維護(hù)維修，降低使用成本。
[0055]具體來說，使用圖2所示的FPGA模塊對(duì)CIS芯片進(jìn)行量產(chǎn)測試的工作方式和流程可以包括:
[0056]由測試機(jī)對(duì)FPGA模塊系統(tǒng)進(jìn)行適當(dāng)配置，既對(duì)相應(yīng)的寄存器進(jìn)行參數(shù)寫入，設(shè)置整個(gè)系統(tǒng)的工作方式和工作條件。同時(shí)，如果需要，測試機(jī)會(huì)向系統(tǒng)提供一個(gè)預(yù)設(shè)的參考時(shí)鐘信號(hào)，確保系統(tǒng)工作正常；同時(shí)控制單元會(huì)按照寄存器內(nèi)的配置參數(shù)設(shè)置PLL的參考時(shí)鐘選擇以及工作模式，并把適當(dāng)?shù)臅r(shí)鐘信號(hào)發(fā)送給MIPI橋接電路以及被測CIS芯片。
[0057]測試機(jī)通過直連的數(shù)據(jù)連通道(數(shù)據(jù)線)對(duì)被測的CIS芯片進(jìn)行配置，確保CIS芯片正常工作，采集光源信號(hào)并將數(shù)字圖像的數(shù)據(jù)通過高速M(fèi)IPI端口發(fā)送到測試載板。與此同時(shí)，測試載板上的MIPI橋接電路會(huì)實(shí)時(shí)地把高速串行信號(hào)轉(zhuǎn)換成并行的數(shù)據(jù)信號(hào)。
[0058]從測試機(jī)收到明確的開始信號(hào)后，F(xiàn)PGA模塊內(nèi)部的控制單元會(huì)開始從并行數(shù)據(jù)端口讀取原始圖像數(shù)據(jù)并保存到緩沖區(qū)(RAM)。當(dāng)一幀完整的圖像數(shù)據(jù)接受完畢后，控制單元會(huì)啟動(dòng)數(shù)據(jù)處理單元，根據(jù)預(yù)存在寄存器里的配置信息，選擇所需的參數(shù)以及算法函數(shù)對(duì)緩存區(qū)內(nèi)的原始圖像數(shù)據(jù)進(jìn)行處理，并將結(jié)果一并保存到緩存區(qū)內(nèi)特定的位置。
[0059]當(dāng)數(shù)據(jù)計(jì)算完成以后，F(xiàn)PGA模塊中的控制單元會(huì)通過特定的數(shù)字信號(hào)通道通知測試機(jī)。測試機(jī)在接收到通知信號(hào)以后會(huì)和FPGA模塊進(jìn)行溝通，通過和FPGA模塊相連的數(shù)據(jù)端口把所需的計(jì)算處理結(jié)果讀取到測試機(jī)的工作站并進(jìn)行最終的判斷和流程控制。
[0060]當(dāng)上述所有工作完成以后，測試機(jī)發(fā)送指令讓被測芯片和FPGA模塊系統(tǒng)回復(fù)到待機(jī)狀態(tài)，從而完成一個(gè)測試周期。
[0061]在實(shí)際的量產(chǎn)測試中，為提高測試的執(zhí)行效率往往會(huì)采用多芯片同時(shí)并測的方式。但是，由于每顆被測芯片都是互相獨(dú)立的，所以針對(duì)每顆芯片都需要一組獨(dú)立的測試系統(tǒng)，每個(gè)工位上的芯片都必須有對(duì)應(yīng)的獨(dú)立的高速信號(hào)的橋接芯片。在本發(fā)明中，F(xiàn)PGA模塊可以通過充分利用內(nèi)部資源的方式將多個(gè)獨(dú)立工作的系統(tǒng)副本配置于一顆FPGA模塊內(nèi)部，從而提高電路以及器件的使用效率。FPGA模塊內(nèi)部每一個(gè)副本都是前述FPGA模塊內(nèi)部系統(tǒng)的一個(gè)完整拷貝，能夠互相獨(dú)立地并且并行地處理每個(gè)工位上的芯片的數(shù)據(jù)。
[0062]上述實(shí)施例采用在CP或FT測試的載板上配置以FPGA模塊和MIPI橋接芯片為核心的本地化數(shù)據(jù)處理系統(tǒng)，取代原本需要高端測試機(jī)執(zhí)行的數(shù)據(jù)處理工作，實(shí)現(xiàn)了測試成本和執(zhí)行效率的優(yōu)化。
[0063]以上所述實(shí)施例僅表達(dá)了本發(fā)明的實(shí)施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對(duì)本發(fā)明專利范圍的限制。應(yīng)當(dāng)指出的是，對(duì)于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本發(fā)明的保護(hù)范圍。因此，本發(fā)明專利的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。
【權(quán)利要求】
1.一種對(duì)CIS芯片的量產(chǎn)測試方法，其特征在于，所述CIS芯片具有移動(dòng)通信行業(yè)處理器接口 MIPI，所述方法基于現(xiàn)場可編程門陣列FPGA模塊進(jìn)行，包括如下步驟: 步驟1:提供一種對(duì)CIS芯片的量產(chǎn)測試系統(tǒng)，包括:測試機(jī)，被測CIS芯片，測試載板，其中，測試載板上安裝MIPI橋接芯片和FPGA模塊；被測CIS芯片的MIPI端口的管腳與MIPI橋接芯片的MIPI輸入端口相連，MIPI橋接芯片的其它信號(hào)端口與FPGA模塊相連，受FPGA模塊控制； 步驟2:測試機(jī)通過與被測CIS芯片直連的數(shù)字通道控制CIS芯片采集圖像； 步驟3:CIS芯片采集圖像后通過MIPI端口將圖像數(shù)據(jù)以高速串行信號(hào)的模式輸出到MIPI橋接芯片； 步驟4 =MIPI橋接芯片在FPGA模塊控制下讀取所述高速串行信號(hào)，轉(zhuǎn)換成并行的低速數(shù)據(jù)信號(hào)上傳給FPGA模塊； 步驟5 =FPGA模塊通過并行數(shù)據(jù)通道讀取MIPI橋接芯片轉(zhuǎn)換的并行的低速數(shù)據(jù)信號(hào)，進(jìn)行技術(shù)處理，獲得計(jì)算結(jié)果； 步驟6 =FPGA模塊將計(jì)算結(jié)果在測試機(jī)的控制下進(jìn)行上傳； 步驟7:測試機(jī)讀取結(jié)果后進(jìn)行判斷和程序流程的控制； 步驟8:上述步驟2-7完成之后，測試機(jī)發(fā)送指令讓被測CIS芯片和FPGA模塊恢復(fù)到待機(jī)狀態(tài)，完成一個(gè)測試周期。`
2.根據(jù)權(quán)利要求1所述的對(duì)CIS芯片的量產(chǎn)測試方法，其特征在于，所述FPGA模塊以輔助外圍電路的模式作為測試載板電路的一部分直接安裝在測試載板上。
3.根據(jù)權(quán)利要求1所述的對(duì)CIS芯片的量產(chǎn)測試方法，其特征在于，所述FPGA模塊被預(yù)先制作成電路子板，在應(yīng)用時(shí)通過專用的連接器或接頭與測試載板連接。
4.根據(jù)權(quán)利要求2或3所述的對(duì)CIS芯片的量產(chǎn)測試方法，其特征在于，所述FPGA模塊內(nèi)部單元包括:中央控制模塊，數(shù)據(jù)計(jì)算模塊DSP，數(shù)據(jù)緩存模塊RAM，寄存器模塊和時(shí)鐘模塊PLL，其中， 中央控制模塊用于與上行測試機(jī)以及下行MIPI橋接芯片的通信及數(shù)據(jù)交流并控制整個(gè)FPGA模塊內(nèi)部系統(tǒng)的協(xié)同工作，接受測試機(jī)的指令，控制MIPI橋接芯片的工作，控制內(nèi)部單元對(duì)數(shù)據(jù)進(jìn)行相應(yīng)的處理，并將最終計(jì)算結(jié)果上傳測試機(jī)； DSP用于在中央控制模塊的控制下對(duì)存儲(chǔ)在RAM中的原始圖像數(shù)據(jù)進(jìn)行計(jì)算處理，并返回結(jié)果；所有圖像處理所需的算法程序全部預(yù)存于RAM內(nèi)，由中央控制模塊負(fù)責(zé)選擇具體函數(shù)； RAM用于存儲(chǔ)兩類數(shù)據(jù)信息:從外部讀取的原始圖像數(shù)據(jù)，DSP的計(jì)算結(jié)果及中間數(shù)據(jù)；RAM的數(shù)據(jù)以及地址端口通過總線同時(shí)和中央控制模塊以及DSP連接，以便中央控制模塊的原始數(shù)據(jù)寫入和DSP的數(shù)據(jù)讀取以及結(jié)果寫回； 寄存器模塊用于保存各類設(shè)置FPGA模塊工作的參數(shù)，以及FPGA模塊在工作中的各種結(jié)果和狀態(tài)信息；測試機(jī)通過中央控制模塊可以實(shí)現(xiàn)對(duì)寄存器的隨機(jī)數(shù)據(jù)讀寫操作； PLL用于提供FPGA模塊內(nèi)部以及外部電路所需的各種參考時(shí)鐘，以確保整個(gè)系統(tǒng)的時(shí)鐘域的一致性；時(shí)鐘源分別由測試機(jī)或測試載板上的本地晶振提供；由測試機(jī)提供的時(shí)鐘源確保整個(gè)系統(tǒng)和測試機(jī)嚴(yán)格共用同一時(shí)鐘域；由測試載板上的本地晶振提供的時(shí)鐘源確保時(shí)鐘域的精度和低噪特性；工作時(shí)，PLL模塊根據(jù)具體應(yīng)用的特征和需求，選擇適合的參考時(shí)鐘源。
5.根據(jù)權(quán)利要求4所述的對(duì)CIS芯片的量產(chǎn)測試方法，其特征在于，被測CIS芯片以及FPGA模塊，MIPI芯片的電源由測試機(jī)提供。
6.根據(jù)權(quán)利要求4所述的對(duì)CIS芯片的量產(chǎn)測試方法，其特征在于， 測試機(jī)通過直連的數(shù)據(jù)通道對(duì)被測CIS芯片進(jìn)行配置，確保CIS芯片正常工作，采集光源信號(hào)并將數(shù)字圖像的數(shù)據(jù)通過高速M(fèi)IPI端口發(fā)送至測試載板。
7.根據(jù)權(quán)利要求4所述的對(duì)CIS芯片的量產(chǎn)測試方法，其特征在于，測試機(jī)對(duì)FPGA模塊系統(tǒng)進(jìn)行配置，對(duì) 寄存器進(jìn)行參數(shù)寫入，設(shè)置FPGA模塊系統(tǒng)的工作方式和工作條件。
8.根據(jù)權(quán)利要求4所述的對(duì)CIS芯片的量產(chǎn)測試方法，其特征在于，所述步驟5包括: 步驟501:FPGA模塊從測試機(jī)收到明確的開始信號(hào)后，F(xiàn)PGA模塊內(nèi)部的中央控制模塊開始從并行數(shù)據(jù)端口讀取圖像數(shù)據(jù)并保存到RAM ； 步驟502:當(dāng)一幀完整的圖像數(shù)據(jù)接受完畢后，中央控制模塊啟動(dòng)DSP ； 步驟503 =DSP根據(jù)預(yù)存在寄存器里的配置信息，選擇所需的參數(shù)以及算法函數(shù)對(duì)RAM內(nèi)的原始圖像數(shù)據(jù)進(jìn)行處理，并將結(jié)果一并保存到RAM內(nèi)特定的位置； 所述步驟6包括:當(dāng)數(shù)據(jù)計(jì)算完成以后，F(xiàn)PGA模塊的中央控制模塊通過特定的數(shù)字信號(hào)通道通知測試機(jī)； 所述步驟7包括:測試機(jī)接收到通知信號(hào)以后與FPGA模塊進(jìn)行溝通，通過和FPGA模塊相連的數(shù)據(jù)端口把所需的計(jì)算處理結(jié)果讀取到測試機(jī)的工作站并進(jìn)行最終的判斷和流程控制。
9.根據(jù)權(quán)利要求1所述的對(duì)CIS芯片的量產(chǎn)測試方法，其特征在于，所述被測CIS芯片的與MIPI端口無關(guān)的信號(hào)端口通過測試載板直接和測試機(jī)的想關(guān)硬件資源連接，從而確保CIS芯片的所有通用測試項(xiàng)目可由測試機(jī)直接完成。
【文檔編號(hào)】G01R31/28GK103558543SQ201310590059
【公開日】2014年2月5日 申請(qǐng)日期:2013年11月20日 優(yōu)先權(quán)日:2013年11月20日
【發(fā)明者】關(guān)牮 申請(qǐng)人:太倉思比科微電子技術(shù)有限公司