專利名稱：檢測(cè)穿通芯片通孔的缺陷的集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及一種半導(dǎo)體設(shè)計(jì)技術(shù)，更具體而言，涉及一種包括穿通芯片通孔的集成電路。
背景技術(shù)：
用于封裝半導(dǎo)體集成電路的技術(shù)已開(kāi)發(fā)出來(lái)以滿足對(duì)可靠的、小尺寸封裝的需求。具體地，最近已響應(yīng)于對(duì)電氣/電子裝置的微型化及高性能的需求而開(kāi)發(fā)出了與層疊封裝有關(guān)的各種技術(shù)。半導(dǎo)體技術(shù)領(lǐng)域中的“層疊封裝”是指一種具有兩個(gè)或更多個(gè)沿豎直方向?qū)盈B的芯片或封裝體的裝置。通過(guò)實(shí)施層疊封裝，可形成容量為經(jīng)由典型半導(dǎo)體工藝實(shí)現(xiàn)的容許存儲(chǔ)容量的兩倍以上的半導(dǎo)體存儲(chǔ)裝置。由于層疊封裝在存儲(chǔ)容量、封裝密度及封裝尺寸方面的優(yōu)點(diǎn)，已經(jīng)加速了對(duì)層疊封裝的研究和開(kāi)發(fā)。層疊封裝可以通過(guò)層疊半導(dǎo)體芯片然后封裝上述層疊的半導(dǎo)體芯片來(lái)形成?；蛘撸瑢盈B封裝可以通過(guò)首先封裝半導(dǎo)體芯片然后層疊上述經(jīng)封裝的半導(dǎo)體芯片來(lái)形成。 層疊封裝中的各個(gè)半導(dǎo)體芯片經(jīng)由金屬線或穿通芯片通孔、例如穿通硅通孔(下文稱為 “TSV”)而彼此電連接。使用TSV的層疊封裝具有使得半導(dǎo)體芯片借助于形成在半導(dǎo)體襯底內(nèi)的TSV而沿豎直方向彼此物理連接和電連接的結(jié)構(gòu)。由于經(jīng)由TSV與信號(hào)和電源接口的可用帶寬增加，因此包括TSV的層疊封裝可以減少功耗及信號(hào)延遲，并提高操作性能。圖1表示包括TSV的相關(guān)集成電路的剖面圖。為方便起見(jiàn)，將圖示并描述僅包括一個(gè)TSV的集成電路。參考圖1，集成電路10包括半導(dǎo)體襯底12、TSV 14和隔離層16。半導(dǎo)體襯底12 用P型雜質(zhì)摻雜。TSV 14豎直地形成且填充在半導(dǎo)體襯底12中，使得TSV 14從半導(dǎo)體襯底12的表面延伸至預(yù)定深度。隔離層16包圍TSV 14的側(cè)壁，以將TSV 14與半導(dǎo)體襯底 12隔離。這里，將說(shuō)明集成電路10的制造過(guò)程。首先，在襯底12內(nèi)形成孔。接下來(lái)，沿孔的側(cè)壁形成隔離層16。然后，通過(guò)填充具有沿著側(cè)壁的隔離層16的剩下的孔來(lái)形成TSV14。 最后，在半導(dǎo)體襯底12的背面執(zhí)行研磨操作，直至暴露TSV 14的背面為止，以便完成用于層疊封裝的半導(dǎo)體芯片。相應(yīng)地，將按上述制造的半導(dǎo)體芯片層疊以形成層疊封裝。然而，現(xiàn)有的集成電路10可能具有如下所述的缺點(diǎn)。首先，在討論現(xiàn)有的集成電路10的缺點(diǎn)之前，先描述可能在TSV 14的插入工藝期間產(chǎn)生的TSV缺陷。圖2A和圖2B表示在如圖1所示的TSV 14中產(chǎn)生的缺陷的實(shí)例。此處，所說(shuō)的TSV14具有缺陷是指形成在半導(dǎo)體襯底12中的TSV 14被異常地形成。這些缺陷可能取決于工藝方案、工藝環(huán)境、TSV 14所使用的材料等而產(chǎn)生。舉例而言，如圖2A所示，TSV 14可能形成得與半導(dǎo)體襯底12的表面不一致。更具體而言，由于TSV 14未將孔填滿，因此在TSV 14上方可能產(chǎn)生EMl部分。即，TSV 14并非與半導(dǎo)體襯底12的表面齊平，而是可能僅填充至低于半導(dǎo)體襯底12表面的高度。由于此原因，形成在半導(dǎo)體襯底12的有源區(qū)(未示出)中的電路可能無(wú)法經(jīng)由導(dǎo)線與TSV 14連接。因此，經(jīng)由TSV 14接口的信號(hào)或電源可能無(wú)法被提供至特定的電路。)此外，如圖2B所示，TSV 14可能形成有一個(gè)或更多個(gè)的空的中間部分EM2。艮口， TSV 14可能沒(méi)有均勻且平滑地填充半導(dǎo)體襯底12中的孔。由于此原因，TSV 14的電阻可能增加。因此，經(jīng)由TSV 14接口的信號(hào)或電源可能無(wú)法被正確地提供至特定的電路。如上文所述，在晶片級(jí)中，在TSV 14的形成過(guò)程期間可能產(chǎn)生TSV缺陷。然而，只能在晶片級(jí)之后所進(jìn)行的封裝級(jí)中檢測(cè)TSV 14是否具有缺陷。在封裝級(jí)中，即使檢測(cè)到 TSV 14的缺陷，當(dāng)前也沒(méi)有合適的解決方案來(lái)修復(fù)這些缺陷。此外，即使存在合適的解決方案，仍需要額外的成本和時(shí)間來(lái)實(shí)現(xiàn)所述方案。因此，期望在晶片級(jí)而非在封裝級(jí)檢測(cè)TSV 14是否具有缺陷。

發(fā)明內(nèi)容
本發(fā)明的示例性實(shí)施例涉及一種集成電路，其在晶片級(jí)檢測(cè)穿通芯片通孔是否具有缺陷。根據(jù)本發(fā)明的示例性實(shí)施例，一種集成電路包括半導(dǎo)體襯底；穿通芯片通孔，所述穿通芯片通孔被配置為形成在半導(dǎo)體襯底中，以從半導(dǎo)體襯底的表面延伸至特定深度； 輸出焊盤(pán)；以及電流路徑提供單元，電流路徑提供單元被配置為在測(cè)試模式期間將在半導(dǎo)體襯底與穿通硅通孔之間流動(dòng)的電流提供至輸出焊盤(pán)?？梢栽跍y(cè)試模式期間將第一偏置電壓施加至半導(dǎo)體襯底的第一阱區(qū)，且第一偏置電壓可以大于半導(dǎo)體襯底與穿通硅通孔之間的勢(shì)壘。根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例，一種集成電路包括半導(dǎo)體襯底，所述半導(dǎo)體襯底被配置為包括第一阱區(qū)和第二阱區(qū)，第一阱區(qū)用第一雜質(zhì)摻雜，且第二阱區(qū)用不同于第一雜質(zhì)的第二雜質(zhì)摻雜；多個(gè)穿通硅通孔，所述多個(gè)穿通硅通孔形成在第一阱區(qū)中；輸出焊盤(pán)，所述輸出焊盤(pán)選擇性地耦接至所述穿通硅通孔中的每個(gè)；以及電流路徑提供單元， 所述電流路徑提供單元被配置為在測(cè)試模式期間將在半導(dǎo)體襯底與所述多個(gè)穿通硅通孔中選中的一個(gè)之間流動(dòng)的電流提供至輸出焊盤(pán)。根據(jù)本發(fā)明的又一個(gè)示例性實(shí)施例，一種集成電路包括半導(dǎo)體襯底；穿通硅通孔，所述穿通硅通孔被配置為形成在半導(dǎo)體襯底中，以從半導(dǎo)體襯底的表面延伸至特定深度；輸出焊盤(pán)；電流形成單元，所述電流形成單元被配置為在測(cè)試模式期間形成半導(dǎo)體襯底與穿通硅通孔之間的電流；以及電流路徑提供單元，所述電流路徑提供單元被配置為在測(cè)試模式期間將電流形成單元所形成的電流提供至輸出焊盤(pán)。


圖1表示包括穿通硅通孔(TSV)的相關(guān)集成電路的剖面圖2A和圖2B表示在圖1所示的穿通硅通孔(TSV)中產(chǎn)生的缺陷的實(shí)例；圖3表示根據(jù)本發(fā)明的示例性實(shí)施例的集成電路；圖4表示包括多個(gè)穿通硅通孔(TSV)、開(kāi)關(guān)單元及輸入/輸出單元的結(jié)構(gòu)的框圖；圖5A和圖5B表示半導(dǎo)體襯底和穿通硅通孔(TSV)的能帶。
具體實(shí)施例方式下面將參照附圖更加詳細(xì)地描述本發(fā)明的示例性實(shí)施例。然而，本發(fā)明可以用不同的方式來(lái)實(shí)施，并且不應(yīng)當(dāng)理解為限于本文所描述的實(shí)施例。確切地說(shuō)，提供這些實(shí)施例使得對(duì)于本領(lǐng)域技術(shù)人員而言本說(shuō)明書(shū)清楚且完整，并且將充分傳達(dá)本發(fā)明的范圍。在整個(gè)說(shuō)明書(shū)中，相同的附圖標(biāo)記在本發(fā)明的各幅附圖和各個(gè)實(shí)施例中涉及相同的部件。圖3表示根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的集成電路。在圖3中，僅描述一個(gè)穿通芯片通孔，盡管集成電路中可以包括若干個(gè)穿通芯片通孔。參見(jiàn)圖3，集成電路100包括半導(dǎo)體襯底110、穿通硅通孔(TSV) 120、隔離層130、 第一阱偏置區(qū)140和電流路徑提供單元160。半導(dǎo)體襯底110由第一類型雜質(zhì)(例如，P型雜質(zhì))摻雜。TSV 120通過(guò)將孔填充而沿豎直方向形成，所述孔從半導(dǎo)體襯底110的表面延伸進(jìn)半導(dǎo)體襯底110至預(yù)定深度。隔離層130包圍TSV 120的側(cè)壁，以將TSV 120與半導(dǎo)體襯底110隔離。第一阱偏置區(qū)140接收偏置電壓VBT，用以減小半導(dǎo)體襯底110與TSV 120之間的勢(shì)壘(即，肖特基勢(shì)壘)。第一阱偏置區(qū)140可以是包括TSV 120的同一半導(dǎo)體襯底110中的P阱。電流路徑提供單元160形成電流路徑Ipath，并將半導(dǎo)體襯底110與TSV 120之間流動(dòng)的電流提供至輸出焊盤(pán)150，所述輸出焊盤(pán)150可以連接至測(cè)試裝置170。電流路徑提供單元160響應(yīng)于測(cè)試模式信號(hào)TM而經(jīng)由電流路徑Ipath提供電流，所述測(cè)試模式信號(hào)TM指示集成電路100的測(cè)試模式。此外，集成電路100包括電流形成單元180，用以在測(cè)試模式期間響應(yīng)于施加至第一阱偏置區(qū)140的偏置電壓VBT而形成從半導(dǎo)體襯底110流至TSV 120的電流。電流形成單元180可以是耦接在半導(dǎo)體襯底110與TSV 120之間的肖特基二極管。TSV 120的功能是與信號(hào)(例如，數(shù)據(jù)信號(hào))、電源等接口。因此，TSV 120可以是具有高導(dǎo)電性的金屬，例如銅(Cu)或鉭(Ta)。第一阱偏置區(qū)140摻雜有高濃度的P型雜質(zhì)。第一阱偏置區(qū)140在測(cè)試模式期間接收偏置電壓VBT，而在正常模式期間接收接地電壓VSS。偏置電壓VBT是比半導(dǎo)體襯底 110與TSV 120之間的勢(shì)壘大的電壓。舉例而言，如果半導(dǎo)體襯底110與TSV 120之間的勢(shì)壘為約0. 679V，則偏置電壓VBT可以是大于0. 679V的電源電壓VDD。在測(cè)試模式期間，將偏置電壓VBT施加至第一阱偏置區(qū)140會(huì)減小半導(dǎo)體襯底110與TSV 120之間的勢(shì)壘，使得電流可以在半導(dǎo)體襯底110與TSV 120之間流動(dòng)。下文中將更詳細(xì)地描述集成電路100 的操作。電流路徑提供單元160包括開(kāi)關(guān)控制器162、開(kāi)關(guān)單元164和輸入/輸出單元166。 開(kāi)關(guān)控制器162響應(yīng)于測(cè)試模式信號(hào)TM而產(chǎn)生被依次使能的多個(gè)開(kāi)關(guān)控制信號(hào)SW_<0:N>。 開(kāi)關(guān)單元164電耦接在TSV 120與輸出焊盤(pán)150之間，且響應(yīng)于所述多個(gè)開(kāi)關(guān)控制信號(hào) Sff_<0:N>中選中的一個(gè)SW_N而接通或斷開(kāi)。輸入/輸出單元166在測(cè)試模式期間響應(yīng)于使能信號(hào)SEL而被禁止。此處，由于僅存在一個(gè)TSV 120，因此僅存在一個(gè)開(kāi)關(guān)單元164。若存在若干個(gè)TSV 120，則將存在若干個(gè)開(kāi)關(guān)單元164和輸入/輸出單元166。在此情形下， 將開(kāi)關(guān)控制器162所產(chǎn)生的所述多個(gè)開(kāi)關(guān)控制信號(hào)SW_<0:N>中的每個(gè)施加至所述多個(gè)開(kāi)關(guān)單元164中的相應(yīng)的一個(gè)，如圖4所示。電流路徑提供單元160形成在半導(dǎo)體襯底110 的第二阱區(qū)D_NWELL中，所述第二阱區(qū)D_NWELL摻雜有N型雜質(zhì)。第二阱區(qū)D_NWELL包括接收接地電壓VSS的第二阱偏置區(qū)(未示出)。通過(guò)將接地電壓VSS施加至第二阱偏置區(qū)， 第二阱gD_NWELL可以與接收偏置電壓VBT的半導(dǎo)體襯底110電分離。下文中，將更詳細(xì)地說(shuō)明電流路徑提供單元160的元件。開(kāi)關(guān)控制器162響應(yīng)于測(cè)試模式信號(hào)TM而產(chǎn)生被依次使能的多個(gè)開(kāi)關(guān)控制信號(hào) SW_<0:N>?？梢杂靡莆患拇嫫骰蜃g碼器來(lái)實(shí)現(xiàn)開(kāi)關(guān)控制器162。開(kāi)關(guān)單元164接收多個(gè)開(kāi)關(guān)控制信號(hào)SW_<0:N>中選中的一個(gè)SW_N。可以用NMOS 晶體管來(lái)實(shí)現(xiàn)開(kāi)關(guān)單元164，所述NMOS晶體管具有柵極端子，所述柵極端子接收多個(gè)開(kāi)關(guān)控制信號(hào)SW_<0:N>中選中的一個(gè)SW_N;漏極端子，所述漏極端子經(jīng)由導(dǎo)線ML(例如，金屬線)連接至TSV 120;以及源極端子，所述源極端子連接至輸出焊盤(pán)150。輸入/輸出單元166響應(yīng)于使能信號(hào)SEL而被禁止，所述使能信號(hào)SEL在測(cè)試模式期間是被禁止的。被禁止的輸入/輸出單元166不影響在測(cè)試模式期間形成的電流路徑 IPATH。輸入/輸出單元166響應(yīng)于在正常模式期間被使能的使能信號(hào)SEL而被使能。被使能的輸入/輸出單元166執(zhí)行信號(hào)接收/傳送操作。具體地，被使能的輸入/輸出單元 166接收從外部接收來(lái)的信號(hào)CMD，并將信號(hào)CMD傳送至TSV 120。另外，被使能的輸入/輸出單元166接收從TSV 120接收來(lái)的信號(hào)，并將所接收的信號(hào)傳送至外部。即，被使能的輸入/輸出單元166在封裝級(jí)中針對(duì)其它的層疊半導(dǎo)體芯片執(zhí)行信號(hào)接口操作。盡管未示出，但電流路徑提供單元160還可以包括在開(kāi)關(guān)單元164與輸出焊盤(pán)150 之間的輸出緩沖單元。圖4是表示包括多個(gè)TSV、開(kāi)關(guān)單元和輸入/輸出單元的結(jié)構(gòu)的框圖。參見(jiàn)圖4，多個(gè)單位模塊TSV_BK0至TSV_BKN共同連接至輸出焊盤(pán)150。多個(gè)單位模塊TSV_BK0至TSV_BKN中的每個(gè)包括TSV、輸入/輸出單元和開(kāi)關(guān)單元。多個(gè)單位模塊 TSV_BK0至TSV_BKN中的每個(gè)所包括的TSV、輸入/輸出單元和開(kāi)關(guān)單元具有如圖3所示的結(jié)構(gòu)。S卩，多個(gè)單位模塊TSV_BK0至TSV_BKN中的每個(gè)所包括的TSV是通過(guò)填充半導(dǎo)體襯底110中的孔而沿豎直方向形成的，所述孔從半導(dǎo)體襯底110的表面延伸至預(yù)定深度。多個(gè)單位模塊TSV_BK0至TSV_BKN中的每個(gè)所包括的輸入/輸出單元和開(kāi)關(guān)單元形成在半導(dǎo)體襯底110的第二阱區(qū)D_NWELL中，所述第二阱區(qū)摻雜有N型雜質(zhì)。多個(gè)單位模塊TSV_BK0 至TSV_BKN中的每個(gè)響應(yīng)于由開(kāi)關(guān)控制器162產(chǎn)生的多個(gè)開(kāi)關(guān)控制信號(hào)SW_<0:N>而依次連接至輸出焊盤(pán)150。下文中將參照?qǐng)D5A和圖5B來(lái)描述如圖3所示的集成電路100的操作。圖5A表示在正常模式期間圖3的半導(dǎo)體襯底110和TSV 120的能帶。圖5B表示在測(cè)試模式期間圖3的半導(dǎo)體襯底110和TSV 120的能帶。如圖3所示，電流形成單元180是由于半導(dǎo)體-金屬結(jié)的緣故而形成在半導(dǎo)體襯底110與TSV 120之間的寄生肖特基二極管。在正常模式中，如圖5A所示，半導(dǎo)體襯底110與TSV 120之間存在約0. 679V的內(nèi)部勢(shì)壘。換言之，盡管半導(dǎo)體襯底Iio的費(fèi)米能級(jí)4與TSV 120的相同，但由于二者的功函數(shù)之差而使能帶偏離。因此，半導(dǎo)體襯底Iio與TSV 120之間存在內(nèi)部勢(shì)壘。由于內(nèi)部勢(shì)壘的緣故，TSV 120的電子不能朝著半導(dǎo)體襯底110移動(dòng)。然而，當(dāng)將偏置電壓VBT施加至第一阱偏置區(qū)140時(shí)，半導(dǎo)體襯底110的能帶移動(dòng)，如圖5B所示。S卩，半導(dǎo)體襯底110與TSV 120之間的內(nèi)部勢(shì)壘減小。因此，TSV 120的電子能夠朝著半導(dǎo)體襯底110移動(dòng)，從而形成從半導(dǎo)體襯底110流至TSV 120的電流。此時(shí)，電流路徑提供單元160響應(yīng)于測(cè)試模式信號(hào)TM而將TSV 120電連接至輸出焊盤(pán)150，以在TSV 120與輸出焊盤(pán)150之間形成電流路徑IPATH。更具體而言，開(kāi)關(guān)控制器 162響應(yīng)于測(cè)試模式信號(hào)TM而產(chǎn)生多個(gè)開(kāi)關(guān)控制信號(hào)SW_<0:N>。開(kāi)關(guān)單元164響應(yīng)于多個(gè)開(kāi)關(guān)控制信號(hào)SW_<0:N>中選中的一個(gè)SW_N而導(dǎo)通，以連接在與TSV 120連接的導(dǎo)電線 ML與輸出焊盤(pán)150之間。此時(shí)，由于輸入/輸出單元166響應(yīng)于使能信號(hào)SEL而被禁止，因此被禁止的輸入/輸出單元166不影響電流路徑IPATH。連接至輸出焊盤(pán)150的測(cè)試裝置170基于經(jīng)由輸出焊盤(pán)150輸出的電流來(lái)檢測(cè)電流電平或電壓電平。當(dāng)檢測(cè)到的電平大于或等于預(yù)定電平時(shí)，確定TSV 120是符合要求的。 另一方面，當(dāng)檢測(cè)到的電平小于預(yù)定電平時(shí)，確定TSV 120有缺陷且因此不符合要求。如圖4所示，在存在多個(gè)TSV 120的情況下，也存在與所述多個(gè)TSV 120相對(duì)應(yīng)的多個(gè)導(dǎo)電線ML、開(kāi)關(guān)單元164和輸入/輸出單元166。在此情形下，開(kāi)關(guān)控制器162在測(cè)試模式期間依次產(chǎn)生多個(gè)開(kāi)關(guān)控制信號(hào)SW_<0:N>。多個(gè)開(kāi)關(guān)單元中的每個(gè)可以響應(yīng)于多個(gè)開(kāi)關(guān)控制信號(hào)SW_<0:N>而依次導(dǎo)通，以對(duì)輸出焊盤(pán)150提供相應(yīng)的電流路徑。連接至輸出焊盤(pán)150的測(cè)試裝置170基于經(jīng)由輸出焊盤(pán)150輸出的電流而依次檢測(cè)電流電平或電壓電平。因此，可以確定TSV中的每個(gè)是否符合要求。如上所述，本發(fā)明的示例性實(shí)施例可以在晶片級(jí)檢測(cè)一個(gè)或更多個(gè)TSV的狀態(tài)。 即，在封裝級(jí)之前，本發(fā)明的示例性實(shí)施例可以檢測(cè)TSV的狀態(tài)以減少制造成本和時(shí)間。雖然已經(jīng)結(jié)合具體的實(shí)施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將清楚的是， 在不脫離所附權(quán)利要求所確定的主旨和范圍的情況下，可以進(jìn)行各種修改和變型。舉例而言，在圖3的示例性實(shí)施例中，盡管半導(dǎo)體襯底由P型雜質(zhì)摻雜，但其也可由N型雜質(zhì)摻雜。另外，盡管如圖3所示，測(cè)試模式信號(hào)TM被施加至開(kāi)關(guān)控制器162，但也可以施加多個(gè)測(cè)試模式信號(hào)。此外，盡管對(duì)于TSV 120而言需要輸入/輸出單元來(lái)傳送信號(hào)、例如傳送命令，但是也可以實(shí)現(xiàn)為更適于經(jīng)由TSV 120傳送電源功率的其他的電路。
權(quán)利要求
1.一種集成電路，包括半導(dǎo)體襯底；穿通硅通孔，所述穿通硅通孔被配置為形成在所述半導(dǎo)體襯底中以從所述半導(dǎo)體襯底的表面延伸至特定深度；輸出焊盤(pán)；以及電流路徑提供單元，所述電流路徑提供單元被配置為在測(cè)試模式期間將在所述半導(dǎo)體襯底與所述穿通硅通孔之間流動(dòng)的電流提供至所述輸出焊盤(pán)。
2.如權(quán)利要求1所述的集成電路，其中，在所述測(cè)試模式期間將第一電壓施加至所述半導(dǎo)體襯底的第一阱區(qū)，所述第一電壓大于所述半導(dǎo)體襯底與所述穿通硅通孔之間的勢(shì)壘。
3.如權(quán)利要求2所述的集成電路，其中，在正常模式期間所述半導(dǎo)體襯底的第一阱區(qū)接收接地電壓。
4.如權(quán)利要求2所述的集成電路，其中，所述電流路徑提供單元形成在所述穿通硅通孔與所述輸出焊盤(pán)之間且形成在第二阱區(qū)中，所述第二阱區(qū)由第二雜質(zhì)摻雜，所述第二雜質(zhì)不同于將所述第一阱區(qū)摻雜的第一雜質(zhì)。
5.如權(quán)利要求4所述的集成電路，其中，在所述測(cè)試模式期間所述第二阱區(qū)接收與所述第一電壓不同的第二電壓，以將所述第一阱區(qū)與所述第二阱區(qū)電分離。
6.如權(quán)利要求1所述的集成電路，還包括隔離層，所述隔離層被配置為包圍所述穿通硅通孔的側(cè)壁，且將所述穿通硅通孔與所述半導(dǎo)體襯底隔離。
7.如權(quán)利要求1所述的集成電路，其中，所述電流路徑提供單元包括MOS晶體管，所述 MOS晶體管的源極端子與所述穿通硅通孔電耦接，而漏極與所述輸出焊盤(pán)電耦接，所述MOS 晶體管響應(yīng)于指示所述集成電路是否處于所述測(cè)試模式的測(cè)試模式信號(hào)而導(dǎo)通或關(guān)斷。
8.如權(quán)利要求7所述的集成電路，其中，所述電流路徑提供單元還包括與所述穿通硅通孔電耦接的輸入/輸出單元，所述輸入/輸出單元被配置為在正常模式中被使能，而在所述測(cè)試模式中被禁止。
9.一種集成電路，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底被配置為包括第一阱區(qū)和第二阱區(qū)，所述第一阱區(qū)由第一雜質(zhì)摻雜，而所述第二阱區(qū)由與所述第一雜質(zhì)不同的第二雜質(zhì)摻雜；多個(gè)穿通硅通孔，所述多個(gè)穿通硅通孔形成在所述第一阱區(qū)中；輸出焊盤(pán)，所述輸出焊盤(pán)選擇性地耦接至所述穿通硅通孔中的每個(gè)；以及電流路徑提供單元，所述電流路徑提供單元被配置為在測(cè)試模式期間將在所述半導(dǎo)體襯底與所述多個(gè)穿通硅通孔中選中的一個(gè)之間流動(dòng)的電流提供至所述輸出焊盤(pán)。
10.如權(quán)利要求9所述的集成電路，其中，所述電流路徑提供單元包括開(kāi)關(guān)控制器，所述開(kāi)關(guān)控制器形成在所述第二阱區(qū)中，并被配置為響應(yīng)于測(cè)試模式信號(hào)而產(chǎn)生多個(gè)開(kāi)關(guān)控制信號(hào)，以及多個(gè)開(kāi)關(guān)單元，所述多個(gè)開(kāi)關(guān)單元形成在所述第二阱區(qū)中，并被配置為響應(yīng)于所述多個(gè)開(kāi)關(guān)控制信號(hào)而依次將所述多個(gè)穿通硅通孔連接至所述輸出焊盤(pán)。
11.如權(quán)利要求10所述的集成電路，其中，所述電流路徑提供單元還包括分別與所述穿通硅通孔電耦接的多個(gè)輸入/輸出單元，所述輸入/輸出單元中的每個(gè)被配置為在正常模式中被使能，而在所述測(cè)試模式中被禁止。
12.如權(quán)利要求9所述的集成電路，還包括第一阱偏置區(qū)，所述第一阱偏置區(qū)形成在所述第一阱區(qū)中，并被配置為接收第一電壓；以及第二阱偏置區(qū)，所述第二阱偏置區(qū)形成在所述第二阱區(qū)中，并被配置為在測(cè)試模式期間接收與所述第一電壓不同的第二電壓以將所述第一阱區(qū)與所述第二阱區(qū)電分離。
13.如權(quán)利要求12所述的集成電路，其中，在測(cè)試模式期間，所述第一電壓大于所述半導(dǎo)體襯底與選中的所述穿通硅通孔之間的勢(shì)壘。
14.如權(quán)利要求13所述的集成電路，其中，在正常模式期間，所述第一電壓是接地電壓。
15.如權(quán)利要求14所述的集成電路，其中，所述第二電壓是接地電壓。
16.如權(quán)利要求9所述的集成電路，還包括多個(gè)隔離層，所述多個(gè)隔離層中的每個(gè)被配置為包圍所述多個(gè)穿通硅通孔中的相應(yīng)一個(gè)的側(cè)壁，以將相應(yīng)的穿通硅通孔與所述半導(dǎo)體襯底隔離。
17.如權(quán)利要求9所述的集成電路，其中，所述多個(gè)穿通硅通孔中的每個(gè)包括穿通硅通孔 TSV。
18.一種集成電路，包括 半導(dǎo)體襯底；穿通硅通孔，所述穿通硅通孔被配置為形成在所述半導(dǎo)體襯底中，以從所述半導(dǎo)體襯底的表面延伸至特定深度； 輸出焊盤(pán)；電流形成單元，所述電流形成單元被配置形成所述半導(dǎo)體襯底與所述穿通硅通孔之間的電流；以及電流路徑提供單元，所述電流路徑提供單元被配置為在測(cè)試模式期間將所述電流形成單元所形成的電流提供至所述輸出焊盤(pán)。
19.如權(quán)利要求18所述的集成電路，其中，在所述測(cè)試模式期間，所述電流形成單元響應(yīng)于比所述半導(dǎo)體襯底與所述穿通硅通孔之間的勢(shì)壘大的偏置電壓而形成所述半導(dǎo)體襯底與所述穿通硅通孔之間的所述電流。
20.如權(quán)利要求19所述的集成電路，其中，所述電流形成單元包括電連接在所述半導(dǎo)體襯底與所述穿通硅通孔之間的肖特基二極管。
21.如權(quán)利要求20所述的集成電路，其中，所述穿通硅通孔和所述肖特基二極管形成在所述半導(dǎo)體襯底的第一區(qū)中，并且所述電流路徑提供單元形成在所述半導(dǎo)體襯底的第二區(qū)中，所述第二區(qū)由第二雜質(zhì)摻雜，所述第二雜質(zhì)與將所述第一區(qū)摻雜的第一雜質(zhì)不同，所述第二區(qū)在所述測(cè)試模式期間與所述第一區(qū)電分離。
22.如權(quán)利要求21所述的集成電路，其中，所述第一區(qū)包括P型阱，且所述第二區(qū)包括 N型阱。
23.如權(quán)利要求22所述的集成電路，其中，在所述測(cè)試模式期間，所述半導(dǎo)體襯底的所述第二區(qū)接收接地電壓。
24.如權(quán)利要求19所述的集成電路，其中，所述電流路徑提供單元包括開(kāi)關(guān)單元，所述開(kāi)關(guān)單元電連接在所述穿通硅通孔與所述輸出焊盤(pán)之間，并被配置為響應(yīng)于指示所述測(cè)試模式的控制信號(hào)而允許電流通過(guò)。
25.如權(quán)利要求M所述的集成電路，其中，所述電流路徑提供單元還包括與所述穿通硅通孔電耦接的輸入/輸出單元，所述輸入/輸出單元被配置為在正常模式中被使能，而在所述測(cè)試模式中被禁止。
全文摘要
本發(fā)明提供一種在晶片級(jí)檢測(cè)穿通硅通孔是否具有缺陷的集成電路。所述集成電路包括半導(dǎo)體襯底；穿通硅通孔，被配置為形成在半導(dǎo)體襯底中以從半導(dǎo)體襯底的表面延伸至特定深度；輸出焊盤(pán)；以及電流路徑提供單元，被配置為在測(cè)試模式期間將半導(dǎo)體襯底與穿通硅通孔之間流動(dòng)的電流提供至輸出焊盤(pán)。
文檔編號(hào)G01R31/02GK102569260SQ20111013023
公開(kāi)日2012年7月11日 申請(qǐng)日期2011年5月19日 優(yōu)先權(quán)日2010年12月17日
發(fā)明者李鍾天, 金大石, 金澈 申請(qǐng)人:海力士半導(dǎo)體有限公司