專利名稱：面向集成電路數(shù)?；旌蠝y試適配器的電地層處理方法
技術(shù)領(lǐng)域：
本發(fā)明涉及 一 種面向集成電路高速并行數(shù)?；旌蠝y試適配器實 施，可以有效解決測試過程中電源、地線所產(chǎn)生噪音干擾問題的電地 層處理方法，屬于集成電路測試技術(shù)領(lǐng)域。
背景技術(shù)：
伴隨著集成電路產(chǎn)業(yè)的發(fā)展，人們普遍采用集成電路測試儀來檢
測集成電路的質(zhì)量。自上個世紀(jì)80年代以來，集成電路測試儀已經(jīng)進 入第四代，其測量對象為VLSI，測試儀的功能測試速率已達500MHz 以上，可測管腳數(shù)多達1024個以上。
目前，基于數(shù)字模擬電路混合的SoC(System on a Chip,片上系 統(tǒng))應(yīng)用越來越多，已經(jīng)成為集成電路產(chǎn)業(yè)發(fā)展的一個亮點。越來越多 的企業(yè)設(shè)計出高速度、多管腳、高精度、多功能的數(shù)模混合集成電路 產(chǎn)品，這對測試行業(yè)提出了更高的要求。但是，就目前通用的集成電 路測試儀來說，測試這些數(shù)?；旌霞呻娐樊a(chǎn)品的成本會很高，這是 因為與集成電路測試儀配套的集成電路測試適配器等，大都依賴少數(shù) 幾個廠商提供，因此價格昂貴，生產(chǎn)周期長。為了降低成本，縮短產(chǎn) 品上市時間，自主研發(fā)支持并行測試技術(shù)的集成電路高速并行數(shù)?；?合測試適配器已經(jīng)成為十分必要的事情。
但是，生產(chǎn)集成電路高速并行數(shù)模混合測試適配器存在較大的技 術(shù)難度，其中存在的問題包括電源、地線所產(chǎn)生的噪音干擾難以解決 等。對于電源、地線的處理將嚴(yán)重影響整板的阻抗和容抗指標(biāo)，并且與 阻抗計算模型的確定有很大關(guān)系。既使在整個PCB板中的布線都完成得很 好，但由于電源、地線考慮不周到而引起的干擾，也會使產(chǎn)品的性能下 降，甚至影響到產(chǎn)品的成功率。
本申請人在專利號為200520114517. X的中國實用新型專利中，提 出了一種集成電路并行測試適配器，其中主機板為多層板，其層間結(jié) 構(gòu)和線寬、線距符合阻抗匹配規(guī)則的規(guī)定；在所測試的各個芯片的地 線之間具有隔離線，并且各個芯片的各對應(yīng)I/O通道中，存在等長的
I/O通道。在并行測試過程中，該實用新型能夠有效分配測試資源， 并采用有效的抗干擾和信號同步機制，從而確保了測試工作高速、準(zhǔn) 確。但是，該集成電路并行測試適配器在克服測試過程中電、地線所 產(chǎn)生噪音干擾問題上仍然存在一定的不足。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種面向集成電路數(shù)?；旌蠝y試適配器的電 地層處理方法。采用該方法可以將電源、地線所產(chǎn)生的噪音干擾降到最 低限度，充分保證集成電路產(chǎn)品的質(zhì)量。
為實現(xiàn)上述的發(fā)明目的，本發(fā)明采用下述的技術(shù)方案 一種面向集成電路數(shù)模混合測試適配器的電地層處理方法，其特 征在于
(1) 在電源線和地線之間引入退耦電容；
(2) 加寬電源線和地線的寬度，并使地線比電源線寬；
(3) 使用大面積銅層作為地線。
其中，退耦電容應(yīng)該盡量靠近集成電路器件本身。
電源線、地線和信號線之間的寬度應(yīng)該滿足如下關(guān)系地線〉電源 線〉信號線。
利用本發(fā)明所提供的電地層處理方法，可以有效減少集成電路高速 并行測試過程中電源、地線所產(chǎn)生的噪音干擾，從而有利于實現(xiàn)集成電 路測試過程中的信號高速傳導(dǎo)，并在此基礎(chǔ)上實現(xiàn)互不干擾的并行測試 技術(shù)，為集成電路測試產(chǎn)業(yè)的進一步發(fā)展提供了有力的技術(shù)支持。
具體實施例方式
本發(fā)明是基于研制高速多管芯并行測試測試適配器的實際需求而 提出的。在研制該集成電路高速并行測試適配器的過程中，發(fā)明人面對 測試適配器的工作頻率高，電源、地線所產(chǎn)生的噪音干擾比較嚴(yán)重的問 題，采取了如下的技術(shù)措施
1.在電源線和地線之間引入退耦電容，該退耦電容盡量靠近集成電 路器件本身。
通過退耦電容的設(shè)置，可以有效過濾噪音的低頻部分，盡可能消除
噪音對器件所帶來的不利影響。
退耦電容的具體大小和型號選擇是本領(lǐng)域普通技術(shù)人員都很熟悉和
勝任的工作，在此就不詳細贅述了。
2. 盡量加寬電源、地線寬度，最好做到地線比電源線寬。 根據(jù)發(fā)明人的實踐體會，電源線、地線和信號線的寬度之間應(yīng)該滿
足如下關(guān)系
地線>電源線〉信號線。
另外，針對并行測試測試適配器的特殊需求，應(yīng)該保證電源線的寬 度在50mil以上。
3. 選擇用大面積銅層作地線用。
在制作印刷電路板時，可以把沒被用上的地方都與地相連接作為地 線用。這種設(shè)計方式尤其適合選用多層板進行多層處理的情況，能夠改 善阻抗匹配的效果。
另外，在電地層處理過程中，數(shù)字電路與模擬電路的共地處理也是 一個值得關(guān)注的問題。在布線時就需要考慮它們之間互相干擾問題，特 別是地線上的噪音干擾。數(shù)字電路的頻率高，模擬電路的敏感度強，對 信號線來說，高頻的信號線盡可能遠離敏感的模擬走線；對地線來說， 整個PCB板對外界只有一個連接點，所以必須在PCB板內(nèi)部進行處理數(shù)、 模共地的問題。在板內(nèi)部數(shù)字地和模擬地實際上是分開的，它們之間互 不相連，只是在PCB與外界連接的接口處(如插頭等)，數(shù)字地與模擬地 有唯一一點短接。另外，根據(jù)測試機型號的不同，也有在PCB板上不共 地的，此時不需要考慮上述情況。
除了上述針對電地層的技術(shù)措施之外，在集成電路測試適配器的設(shè)
計中，合理安排多個測試管芯單元之間的布局也是十分重要的。具體而 言，應(yīng)該盡量縮短測試管芯單元與測試資源接口的距離，減小引入干擾 的幾率；不同測試管芯單元之間留出合理的空間，為后面的隔離處理留 有余地；保證測試中與handler或prober的精準(zhǔn)對接。
另外，在具體的電路設(shè)計中要采用阻抗匹配技術(shù)，避免高速傳輸線 效應(yīng)所引起的反射影響到信號完整性和延遲時間。阻抗值跟走線方式有 直接的關(guān)系，例如是走在表面層或內(nèi)層、與參考層(電源層或地層)的距 離、走線寬度、PCB材質(zhì)等均會影響走線的特性阻抗值。針對這一特點， 可以采取的技術(shù)措施包括在布線時盡量注意避免阻抗不連續(xù)的發(fā)生；通 過串聯(lián)電阻等來緩和走線阻抗不連續(xù)的效應(yīng)；在PCB板設(shè)計中盡量采用 多層結(jié)構(gòu)來有效降低信號間頻率變化差異引起的干擾問題等。關(guān)于阻抗 匹配的具體內(nèi)容，可以參考本申請人在在先申請"集成電路并行測試適
配器"(專利號ZL 2005201 14517.X)中提供的有關(guān)內(nèi)容，在此就不詳 細贅述了。
上面對本發(fā)明所述的面向集成電路數(shù)?；旌蠝y試適配器的電地層 處理方法進行了詳細的說明。對本領(lǐng)域的一般技術(shù)人員而言，在不背離 本發(fā)明實質(zhì)精神的前提下對它所做的任何顯而易見的改動，都將構(gòu)成對 本發(fā)明專利權(quán)的侵犯，將承擔(dān)相應(yīng)的法律責(zé)任。
權(quán)利要求
1.一種面向集成電路數(shù)模混合測試適配器的電地層處理方法，其特征在于(1)在電源線和地線之間引入退耦電容；(2)加寬所述電源線和所述地線的寬度，并使所述地線比所述電源線寬；(3)使用大面積銅層作為所述地線。
2. 如權(quán)利要求1所述的面向集成電路數(shù)?；旌蠝y試適配器的電地 層處理方法，其特征在于所述退耦電容盡可能靠近集成電路器件。
3. 如權(quán)利要求1所述的面向集成電路數(shù)?；旌蠝y試適配器的電地 層處理方法，其特征在于所述電源線、所述地線和信號線的寬度之間滿足如下關(guān)系地線> 電源線〉信號線。
全文摘要
本發(fā)明公開了一種面向集成電路數(shù)?；旌蠝y試適配器的電地層處理方法，包括如下的步驟(1)在電源線和地線之間引入退耦電容；(2)加寬電源線和地線的寬度，并使地線比電源線寬；(3)使用大面積銅層作為地線。采用上述方法可以將電源線、地線所產(chǎn)生的噪音干擾降到最低限度，充分保證集成電路產(chǎn)品的質(zhì)量，為集成電路測試產(chǎn)業(yè)的進一步發(fā)展提供了有力的技術(shù)支持。
文檔編號G01R1/06GK101363874SQ20071017662
公開日2009年2月11日 申請日期2007年10月31日 優(yōu)先權(quán)日2007年10月31日
發(fā)明者煒 劉, 吉國凡, 博 孫, 楊 孫, 琳 張, 爾 李, 慧 王, 石志剛, 趙智昊, 蘭 金 申請人:北京華大泰思特半導(dǎo)體檢測技術(shù)有限公司