專利名稱：集成電路并行測(cè)試適配器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種集成電路測(cè)試適配器，尤其涉及一種可以同時(shí)對(duì)多個(gè)集成電路芯片進(jìn)行并行測(cè)試的集成電路測(cè)試適配器，屬于集成電路測(cè)試技術(shù)領(lǐng)域。
背景技術(shù)：
隨著數(shù)字集成電路的廣泛應(yīng)用，集成電路測(cè)試系統(tǒng)顯得越來(lái)越重要。業(yè)內(nèi)人士經(jīng)過(guò)大量觀察發(fā)現(xiàn)，測(cè)試基本上是集成電路生產(chǎn)過(guò)程中最大的瓶頸。由于集成電路生產(chǎn)過(guò)程中的芯片都要經(jīng)過(guò)100％的測(cè)試，對(duì)于大批量的集成電路產(chǎn)品的測(cè)試來(lái)說(shuō)，最重要的就是減少測(cè)試成本，也就是減少測(cè)試時(shí)間。在這樣的背景下，人們提出了通過(guò)多測(cè)位并行測(cè)試的解決思路。
一般而言，進(jìn)行集成電路測(cè)試所需要的硬件設(shè)備主要包括測(cè)試適配器、測(cè)試電路和測(cè)試針。其中測(cè)試適配器的作用在于將測(cè)試設(shè)備的系統(tǒng)資源如測(cè)試端口等分配到被測(cè)芯片的各個(gè)管腳上，它要把測(cè)試系統(tǒng)發(fā)出的各種測(cè)試信號(hào)完整地加載到被測(cè)芯片的相關(guān)管腳上，并把被測(cè)芯片的響應(yīng)信號(hào)完整地傳輸給測(cè)試系統(tǒng)。因此，集成電路測(cè)試適配器的實(shí)質(zhì)是集成電路測(cè)試設(shè)備與集成電路芯片之間的信號(hào)通道電路板。
當(dāng)前，集成電路測(cè)試適配器已經(jīng)成為測(cè)試系統(tǒng)的標(biāo)準(zhǔn)配置，國(guó)內(nèi)外有各種各樣的產(chǎn)品，例如申請(qǐng)?zhí)枮?00410015297.5的中國(guó)發(fā)明專利申請(qǐng)“用于測(cè)試貼片集成電路的適配器結(jié)構(gòu)”就公開(kāi)了一種用于測(cè)試貼片集成電路的適配器結(jié)構(gòu)，其包括下板、與該下板匹配的上蓋組件、以及探針，所述下板中間裝有集成電路定位板和限位板，該限位板和下板均與測(cè)試線路板固定，所述定位板與限位板固定或活動(dòng)連接，在該限位板和定位板上有與被測(cè)集成電路各導(dǎo)電點(diǎn)之間腳距相同的通孔，所述各探針的尾端穿越所述定位板和限位板上的各通孔與測(cè)試線路板電連接；將被測(cè)集成電路置于所述定位板中，被測(cè)集成電路的各導(dǎo)電點(diǎn)與所述各探針的頭端電連接，從而通過(guò)探針可完成對(duì)被測(cè)集成電路各導(dǎo)電點(diǎn)的測(cè)試。但是，和其它許多現(xiàn)有的測(cè)試適配器一樣，該適配器并不能提供并行測(cè)試的功能。
因此，根據(jù)實(shí)際工作的迫切需求，開(kāi)發(fā)能夠適應(yīng)現(xiàn)有的多種測(cè)試設(shè)備，測(cè)試過(guò)程快速、準(zhǔn)確的并行測(cè)試產(chǎn)品已經(jīng)成為十分緊要的工作。

發(fā)明內(nèi)容
本實(shí)用新型的目的在于針對(duì)現(xiàn)有技術(shù)的不足，提供一種適合于多種現(xiàn)有測(cè)試設(shè)備的集成電路并行測(cè)試適配器。該測(cè)試適配器可以實(shí)現(xiàn)測(cè)試資源的合理分配，并能實(shí)現(xiàn)多個(gè)管芯之間的相互隔離、信號(hào)同步。
為實(shí)現(xiàn)上述的發(fā)明目的，本實(shí)用新型采用下述的技術(shù)方案一種集成電路并行測(cè)試適配器，包括主機(jī)板、支架，其特征在于所述主機(jī)板為多層板；表層導(dǎo)線的寬度以及到其參考地平面的高度符合式(1)所確定的關(guān)系Zo=87Er+1.41Ln[5.98h0.8w+t]---(1);]]>非表面層導(dǎo)線的寬度以及到其參考地平面的高度符合式(2)所確定的關(guān)系Zo=60Ln[1.9(2h+t)0.8w+t]Er---(2);]]>其中，Zo為信號(hào)的特征阻抗，Er為介電常數(shù)、w為導(dǎo)線寬度、t為所述主機(jī)板的厚度，h為導(dǎo)線到其參考地平面的高度；在所測(cè)試的各芯片的地線之間具有隔離線；所述各芯片的各對(duì)應(yīng)I/O通道中，存在等長(zhǎng)的I/O通道。
所述等長(zhǎng)的I/O通道為CLK信號(hào)測(cè)試通道。
所述主機(jī)板中，相鄰各層的信號(hào)線之間不重疊所述主機(jī)板中，相鄰各層的信號(hào)線之間沒(méi)有交叉，且上下對(duì)稱。
本實(shí)用新型所述的集成電路并行測(cè)試適配器可以配合不同的集成電路測(cè)試設(shè)備進(jìn)行工作，適用面廣。另一方面，在并行測(cè)試過(guò)程中，本實(shí)用新型能夠有效分配測(cè)試資源，并采用有效的抗干擾和信號(hào)同步機(jī)制，從而確保了測(cè)試工作高速、準(zhǔn)確。
以下結(jié)合附圖和具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步的說(shuō)明。


圖1為現(xiàn)有的Teradyne J750數(shù)字信號(hào)測(cè)試系統(tǒng)的通道排列圖。
圖2為本實(shí)用新型所述的測(cè)試適配器的芯片布局圖。
圖3為微波傳輸帶技術(shù)(Microstrip Technology)的示意圖。
圖4為帶狀線傳輸帶技術(shù)的示意圖。
圖5為布好信號(hào)線的主機(jī)板的局部放大圖。
具體實(shí)施方式
本集成電路并行測(cè)試適配器與通常的集成電路測(cè)試適配器一樣，具有主機(jī)板、支架等基本測(cè)試元件。這些都是本領(lǐng)域一般技術(shù)人員所熟知的，在此就不贅述了。
在實(shí)際測(cè)試工作中，往往會(huì)采用各種不同類型的測(cè)試設(shè)備，而各集成電路測(cè)試設(shè)備的機(jī)頭形狀各異，所以其引出的測(cè)試通道及電源位置不盡相同，但大體上主要有兩種形式一種是方形或長(zhǎng)方形的，通道及電源分布在上下兩邊，如Teradyne的J750、Agilent的SOC93000測(cè)試系統(tǒng)；另一種為環(huán)型排列，如Teradyne的J971、Credence的Quatatl等。本集成電路測(cè)試適配器的主機(jī)板與所使用的測(cè)試設(shè)備的機(jī)頭相對(duì)應(yīng)，其外形上可以是方形的，也可以是圓形的。下面就以一個(gè)實(shí)際測(cè)試系統(tǒng)所使用的集成電路測(cè)試適配器為例展開(kāi)說(shuō)明。
圖1為Teradyne的J750數(shù)字信號(hào)測(cè)試系統(tǒng)的通道排列圖。其中，SLOT0至SLOT7為高速I/O數(shù)字測(cè)試通道，其最高頻率可達(dá)100兆赫茲，分別排列在測(cè)試機(jī)的上下兩端；SLOT16、17、19、20為模擬測(cè)試通道，SLOT18為測(cè)試時(shí)鐘基準(zhǔn)板，SLOT21至SLOT24為測(cè)試機(jī)電源通道，他們位于測(cè)試機(jī)的中部。
上面已經(jīng)提到，集成電路測(cè)試適配器要與測(cè)試設(shè)備的機(jī)頭相配合，因此如圖2所示，本集成電路測(cè)試適配器要首先確定芯片的數(shù)字和模擬I/O管腳數(shù)目以及電源的分配情況，并根據(jù)實(shí)際的通道數(shù)進(jìn)行芯片在適配器板上的布局。其布局所遵循的規(guī)則是盡量使芯片處于板子的中間位置，以保證所有信號(hào)線的長(zhǎng)度差別不會(huì)很大，如果芯片有模擬通道，則需要將模擬部分盡可能靠近中間偏下的位置，以保證模擬信號(hào)傳輸?shù)穆窂奖M量短。如果芯片有外圍的連接電路，則必須將這些電路置于芯片周圍，但不能超出測(cè)試機(jī)允許的器件放置范圍。
在進(jìn)行集成電路并行測(cè)試的工作中，主要的技術(shù)難題在于實(shí)現(xiàn)抗干擾布線，并確保多通道的測(cè)試信號(hào)具有良好的一致性。為此，本實(shí)用新型采用了地線隔離、阻抗匹配和等長(zhǎng)設(shè)計(jì)方案，這也是本實(shí)用新型主要的發(fā)明點(diǎn)所在。
下面就對(duì)上述的發(fā)明內(nèi)容展開(kāi)具體的說(shuō)明。
本實(shí)用新型按照阻抗匹配的原理進(jìn)行層間結(jié)構(gòu)的定義及線寬線距的計(jì)算，具體計(jì)算公式如下參照?qǐng)D3所示，基于微波傳輸帶技術(shù)(Microstrip Technology)的計(jì)算方法為Zo=87Er+1.41Ln[5.98h0.8w+t]---(1)]]>基于微波傳輸帶技術(shù)計(jì)算特征阻抗主要應(yīng)用于表面層布線。其中，公式(1)中Zo為信號(hào)的特征阻抗，與其相關(guān)的參數(shù)有介質(zhì)的介電常數(shù)Er、導(dǎo)線寬度w、厚度t以及導(dǎo)線到其參考地平面的高度h。由于PCB加工廠所用的板材多為FR-4，其介電常數(shù)基本固定，另一方面，導(dǎo)線厚度也是固定的，所以在安排PCB的層間結(jié)構(gòu)時(shí)可以調(diào)整的參數(shù)只有w和h。在配合整板厚度和板材的基本厚度的情況下，盡可能使導(dǎo)線寬度加大，因?yàn)闇y(cè)試機(jī)到芯片的距離是比較遠(yuǎn)的，導(dǎo)線長(zhǎng)度的加大會(huì)導(dǎo)致到線上的寄生電容和電感值加大，在高頻的情況下這些寄生電容和電感會(huì)大大影響信號(hào)的傳輸質(zhì)量。
參照?qǐng)D4所示，基于帶狀線傳輸帶技術(shù)的計(jì)算方法為Zo=60Ln[1.9(2h+t)0.8w+t]Er---(2)]]>公式(2)中的參數(shù)含義與公式(1)中完全相同。帶狀線傳輸帶技術(shù)與微波傳輸帶技術(shù)的主要區(qū)別就是傳輸線的上下都有其參考的地平面，由于兩層地平面的隔離作用，致使其受外界的干擾會(huì)明顯的小于表層的信號(hào)，但在傳輸?shù)难舆t上，其每英寸的延時(shí)會(huì)達(dá)到200ps左右，這個(gè)值遠(yuǎn)大于表層線的50ps。
在地線隔離方面，本實(shí)用新型在鋪地之前用隔離線將各個(gè)芯片的地線及其各自的測(cè)試設(shè)備資源分開(kāi)。此時(shí)注意測(cè)試機(jī)的通道分配情況，讓每個(gè)芯片的I/O管腳應(yīng)該與測(cè)試設(shè)備不同通道板連接，以便割地的方便。由于測(cè)試設(shè)備中所有I/O通道的地是在系統(tǒng)內(nèi)部接的地，所以被測(cè)器件的地也應(yīng)象數(shù)字通道一樣接到測(cè)試設(shè)備引出的GND點(diǎn)，這樣系統(tǒng)才會(huì)以其內(nèi)部的地為基準(zhǔn)來(lái)調(diào)節(jié)芯片的地，使其置為實(shí)際的“0”點(diǎn)。
對(duì)于集成電路芯片而言，芯片的CLK等高頻管腳等是特別需要關(guān)注的信號(hào)。因此，在本實(shí)用新型中，對(duì)于這些需要特別關(guān)注的信號(hào)，在兩個(gè)芯片之間要做I/O通道等長(zhǎng)設(shè)計(jì)，即連接到各芯片的某些I/O通道要保持等長(zhǎng)。
圖5為布好信號(hào)線的主機(jī)板的局部放大圖。作為一個(gè)優(yōu)選的情況，相鄰層的信號(hào)線不重疊，同時(shí)，為了保證特征阻抗的連續(xù)性，相鄰層的信號(hào)線不發(fā)生交叉，并且布線時(shí)上下對(duì)稱，這樣就能保證主機(jī)板加工時(shí)的整體平整度。
上面對(duì)本實(shí)用新型所述的集成電路并行測(cè)試適配器進(jìn)行了詳細(xì)的說(shuō)明。對(duì)于本技術(shù)領(lǐng)域的一般技術(shù)人員來(lái)說(shuō)，在不背離本實(shí)用新型所述技術(shù)方案的精神和權(quán)利要求范圍的情況下對(duì)它進(jìn)行的各種顯而易見(jiàn)的改變都在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種集成電路并行測(cè)試適配器，包括主機(jī)板、支架，其特征在于所述主機(jī)板為多層板；表層導(dǎo)線的寬度以及到其參考地平面的高度符合式(1)所確定的關(guān)系Zo=87Er+1.41Ln[5.98h0.8w+t]---(1);]]>非表面層導(dǎo)線的寬度以及到其參考地平面的高度符合式(2)所確定的關(guān)系Zo=60Ln[1.9(2h+t)0.8w+t]Er---(2);]]>其中，Zo為信號(hào)的特征阻抗，Er為介電常數(shù)、w為導(dǎo)線寬度、t為所述主機(jī)板的厚度，h為導(dǎo)線到其參考地平面的高度；在所測(cè)試的各芯片的地線之間具有隔離線；所述各芯片的各對(duì)應(yīng)I/O通道中，存在等長(zhǎng)的I/O通道。
2.如權(quán)利要求1所述的集成電路并行測(cè)試適配器，其特征在于所述等長(zhǎng)的I/0通道為CLK信號(hào)測(cè)試通道。
3.如權(quán)利要求1所述的集成電路并行測(cè)試適配器，其特征在于所述主機(jī)板中，相鄰各層的信號(hào)線之間不重疊。
4.如權(quán)利要求1所述的集成電路并行測(cè)試適配器，其特征在于所述主機(jī)板中，相鄰各層的信號(hào)線之間沒(méi)有交叉，且上下對(duì)稱。
專利摘要本實(shí)用新型提供了一種集成電路并行測(cè)試適配器，包括主機(jī)板、支架，其中主機(jī)板為多層板，其層間結(jié)構(gòu)和線寬、線距符合阻抗匹配規(guī)則的規(guī)定；在所測(cè)試的各個(gè)芯片的地線之間具有隔離線，并且各個(gè)芯片的各對(duì)應(yīng)I/O通道中，存在等長(zhǎng)的I/O通道。本集成電路并行測(cè)試適配器可以配合不同的集成電路測(cè)試設(shè)備進(jìn)行工作，適用面廣。另一方面，在并行測(cè)試過(guò)程中，本實(shí)用新型能夠有效分配測(cè)試資源，并采用有效的抗干擾和信號(hào)同步機(jī)制，從而確保了測(cè)試工作高速、準(zhǔn)確。
文檔編號(hào)G01R31/08GK2862045SQ20052011451
公開(kāi)日2007年1月24日 申請(qǐng)日期2005年9月23日 優(yōu)先權(quán)日2005年9月23日
發(fā)明者肖鋼, 王崢, 趙偉, 柳炯, 劉煒 申請(qǐng)人:北京華大泰思特半導(dǎo)體檢測(cè)技術(shù)有限公司