專利名稱：具有多個圖案的五倍光掩模的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種具有多個圖案的五倍光掩模的結(jié)構(gòu)，特別是有關(guān)一種在五倍光掩模上排列多個圖案的結(jié)構(gòu)。
在現(xiàn)行集成電路的制造過程中，有兩個較大的發(fā)展潮流，第一是提升集成電路的集成度，第二是降低集成電路的線寬大小。提高集成度可降低集成電路的生產(chǎn)成本，降低線寬可增加集成電路的速度，這兩者都與集成電路的制造有很大的關(guān)系。在目前集成電路的圖案定義方式，是利用微影制程將光掩模上的圖案，經(jīng)由投影方式投射到半導(dǎo)體晶片的表面。光掩模上的布局圖案，是利用特殊的蝕刻方式在光掩模上形成微細(xì)圖案，然后再將微細(xì)圖案轉(zhuǎn)換到半導(dǎo)體晶片之上。
一般而言，集成電路的線寬都已在一微米以下，而微影制程轉(zhuǎn)移圖案的方法，是將光掩模上的圖案投影到半導(dǎo)體晶片之上。而投影的方式有兩種，第一種以同樣比例進(jìn)行投影，第二種是以縮小五倍的方式進(jìn)行投影，這兩種投影方式所使用的光掩模并不相同。第一種投影方式所用的光掩模，其布局圖案的大小，相同于預(yù)定形成在半導(dǎo)體晶片上的圖案大??；第二種投影方式所用的光掩模，其布局圖案的大小，五倍于預(yù)定形成在半導(dǎo)體晶片上的圖案大小。
由于在形成光掩模時，會在布局圖案上形成若干的缺陷，此種缺陷的大小約在某一個范圍之內(nèi)。若是在一倍光掩模上具有一些缺陷，在經(jīng)過圖案轉(zhuǎn)換之后，在集成電路的圖案上也會具有相同大小的缺陷。而在五倍光掩模上的缺陷，在經(jīng)過圖案轉(zhuǎn)換之后，僅會在集成電路的圖案上產(chǎn)生僅有原來尺寸的五分之一的缺陷。因此，使用五倍光掩模的微影制程，會在集成電路的膜層上產(chǎn)生較小的缺陷，對于集成電路成品率的影響會較小。
五倍光掩模所使用的尺寸為五寸或六寸，在一個五倍光掩模上，通常僅制作一個布局圖案，如

圖1所示，在集成電路制程之中，通常需要使用許多次的微影制程，每一次的微影制程必須使用一個光掩模，將光掩模上的布局圖案轉(zhuǎn)換到半導(dǎo)體晶片的表面，在圖1之中顯示出三個光掩模，在每一個光掩模上具有一個布局圖案，分別為基底1上的布局圖案L1，基底2上的布局圖案L2，與基底3上的布局圖案L3，三個光掩模作為三道微影制程所需的掩模。
依照圖1所示展示的光掩模設(shè)計方式，每一道微影制程使用一個光掩模，在每一個布局圖案之中，為包含若干個晶粒的布局圖案。進(jìn)行微影制程的曝光過程時，是使用步進(jìn)機(jī)，一次針對一個區(qū)域中的若干個晶粒進(jìn)行曝光，在完成一個區(qū)域的曝光之后，再進(jìn)行下一個區(qū)域的曝光，直到半導(dǎo)體晶片上所有的晶粒都已完成微影制程。
在一個光掩模上僅具有一個布局圖案，雖然能夠同時對半導(dǎo)體晶片上較多的晶粒進(jìn)行曝光，但是集成電路的制程擁有許多的微影制程，使得光掩模的數(shù)目也同時被增加，這使得在每次進(jìn)行集成電路制程之前，便必須花費大筆的金錢來制作光掩模，使得集成電路的生產(chǎn)成本居高不下。
本發(fā)明揭示一種多個布局圖案的光掩模，在一基底上，具有復(fù)數(shù)個布局圖案，基底的形狀為矩形，布局圖案的形狀也為矩形，布局圖案的排列方式為平行或垂直于基底的邊線，在布局圖案之間，必須留下大于300微米的寬度，而且在布局圖案之中，視實際的集成電路設(shè)計需求，加入對準(zhǔn)記號與測試區(qū)域的設(shè)計。
本發(fā)明揭露一種具有兩個布局圖案的光掩模，在基底上具有兩個布局圖案，基底與布局圖案皆為矩形，兩個布局圖案的面積大小一致，而且與基底作平行排列。在兩個布局圖案之間，具有一定寬度的標(biāo)志區(qū)域，以利于后續(xù)制程的圖案區(qū)隔。
本發(fā)明揭露一種具有四個布局圖案的光掩模，在基底上具有四個布局圖案，基底與布局圖案皆為矩形，布局圖案的邊線平行或垂直于基底的邊線，在布局圖案之間具有一定的寬度，以利于曝光制程時的圖案區(qū)隔。在布局圖案之中，可視實際的集成電路設(shè)計需求，在布局圖案之中加入對準(zhǔn)記號與測試區(qū)域。
本發(fā)明的許多發(fā)明目的與優(yōu)點，將會因為參考下列的詳細(xì)說明，變得更容易被鑒賞與了解，同時參酌下列的圖式加以說明，其中圖1顯示現(xiàn)有技術(shù)之中，在集成電路制程之中所使用的數(shù)道光掩模，每一次微影制程使用一個光掩模，在每一個光掩模上定義一個布局圖案。
圖2顯示在本發(fā)明之中，在集成電路制程之中使用數(shù)個光掩模，在每一個光掩模上形成兩個布局圖案，在一個微影制程之中使用一個布局圖案，作為集成電路膜層的圖案定義；圖3顯示在本發(fā)明之中，在一個光掩模上制程兩個布局圖案，在進(jìn)行第一膜層微影制程時，利用遮罩蓋住第二布局圖案，在進(jìn)行第二膜層微影制程時，利用遮罩蓋住第一布局圖案，以避免將不必要的圖案定義在集成電路膜層上；圖4顯示在本發(fā)明之中，在一個光掩模上制造三個布局圖案，此三個布局圖案的大小不同，而且布局圖案皆為矩形圖案，其邊緣與光掩模的邊緣成平行排列；圖5顯示在第四圖之中對第二布局圖案進(jìn)行曝光制程時，利用兩個L形的遮罩遮擋住光掩模的其他區(qū)域，以避免不必要的圖案定義到集成電路的膜層之上；圖6顯示在本發(fā)明之中，在一個光掩模上定義四個布局圖案，分別作為兩種產(chǎn)品的布局圖案。總共可作為四個集成電路膜層的布局圖案，在每一個布局圖案之上制作對準(zhǔn)記號，并在布局圖案上定義測試區(qū)域。
本發(fā)明揭露一種具有多種布局圖案的五倍光掩模，在一個基底上具有復(fù)數(shù)個布局圖案，基底的形狀為矩形，而布局圖案的形狀也是為矩形。在本發(fā)明中，布局圖案的排列方式，是布局圖案的邊線平行或垂直于基底的邊線，而復(fù)數(shù)個布局圖案的面積大小沒有固定，布局圖案的數(shù)目也沒有固定。在每個布局圖案之間必須留下寬度在300微米以上的標(biāo)志區(qū)域，以利于微影制程的曝光步驟的圖案區(qū)隔。再者，在布局圖案之中視實際的集成電路設(shè)計，在布局圖案之中，加入對準(zhǔn)記號與測試區(qū)域的設(shè)計，滿足后續(xù)制程的需求。
本發(fā)明的具體實施例，是針對五倍光掩模的結(jié)構(gòu)加以設(shè)計。在本發(fā)明的較佳實施例中，為六英寸的光掩模大小，具有最好的效果。在本發(fā)明之中，分別用三個實施例加以說明本發(fā)明，但是本發(fā)明不限制光掩模上的布局圖案數(shù)目，只要布局圖案為矩形形狀，而且其邊線與基底的邊線成垂直或平行的方式，皆可使用在多個圖案的光掩模上，達(dá)到本發(fā)明的目的，降低光掩模的生產(chǎn)成本。
首先，說明本發(fā)明的每具體實施例，請參閱圖2，顯示出三個光掩模的俯視圖，分別為基底11、基底12與基底13，在基底11上有布局圖案L1與L2，在基底12與上有布局圖案L3與L4，在基底13上有布局圖案L5與L6。光掩模的基底皆為矩形，在每一個基底上的布局圖案皆為矩形，以平行排列方式加以排列。在本發(fā)明之中，布局圖案在基底上的平行排列方式，是布局圖案的邊線與基底的邊線成平行或垂直方向。在第一具體實施例中，在一個基底上有兩上布局圖案，兩個布局圖案的面積大小一樣，而且以平行排列方式排列在基底之上。在本發(fā)明的較佳實施例之中，在基底上的布局圖案之間的距離，至少要大于300微米，使得在進(jìn)行微影制程時，能夠有效的遮蓋未被使用的布局圖案，不會使得不必要的圖案形成在半導(dǎo)體晶片之上。
接著，說明如何利用本發(fā)明的第一具體實施例的光掩模設(shè)計，進(jìn)行集成電路的微影制程。請參閱圖3，在一基底101上形成兩個布局圖案，分別為布局圖案L1與布局圖案L2。在進(jìn)行集成電路的微影制程時，布局圖案L1與L2是分別使用于兩次微影制程之中。進(jìn)行第一次微影制程時，是將布局圖案L1的圖案轉(zhuǎn)換到半導(dǎo)體晶片上。首先，利用遮罩100遮住布局圖案L2，使得在微影制程的曝光過程之中，不會將布局圖案L2的圖案投射在半導(dǎo)體晶片之上。然后，將布局圖案L1對準(zhǔn)中心線(如第三圖之中的虛線所示)，對準(zhǔn)半導(dǎo)體晶片上的晶粒，然后進(jìn)行曝光制程。在第二次微影制程之中，利用遮罩100蓋住布局圖案L1，然后將布局圖案L2對準(zhǔn)中線，利用步進(jìn)機(jī)對準(zhǔn)半導(dǎo)體晶片上的晶粒，進(jìn)行微影制程的曝光步驟。在本發(fā)明之中，在同一個基底上的不同布局圖案，不一定使用于相同產(chǎn)品的不同微影制程之中，可以使用在不同產(chǎn)品的微影制程之中。舉例來說，在圖3的布局圖案L1與布局圖案L2，可以使用在同一個集成電路的第一微影制程與第二微影制程，或者是使用在第一種集成電路的微影制程與第二種集成電路的微影制程之中，不需要對光掩模的使用方法加以限制。
接著，說明本發(fā)明的第二具體實施例。請參閱圖4，在一基底200之上，具有三個布局圖案L1、L2與L3，此三個布局圖案為矩形形狀，基底200的形狀也是矩形。在第二具體實施例之中，三個布局圖案的排列方式為平行排列方式，布局圖案的邊線與基底的邊線呈平行或垂直排列，而且在三個布局圖案的邊線之間，必須留下至少寬為300微米的標(biāo)示區(qū)域，也就是說在布局圖案之間必須要有300微米的距離，避免在進(jìn)行微影制程的曝光步驟，會形成不必要的圖案在半導(dǎo)體晶片的表面。在第二具體實施例之中，三個布局圖案的面積大小并不一致，可以隨意調(diào)整布局圖案的面積大小，使得光掩模上的面積使用達(dá)到最有效率的組合。有關(guān)第二具體實施例的光掩模，在微影制程之中的曝光方法，在以下的敘述之中，參照圖5加以說明。
請參閱圖5，使用圖4所示的光掩模上的布局圖案L2進(jìn)行微影制程，在曝光步驟之中使用遮罩遮住其他不需要的布局圖案。所使用的遮蓋方式，是使用兩個L形的遮罩300，圍住布局圖案L2，遮住其它不使用的布局圖案，達(dá)到在微影制程中僅使用布局圖案L2的目的。只要是布局圖案為矩形區(qū)域，而且其邊線與基底的邊線成垂直或平行方式，皆可利用兩個L形遮罩定義出布局圖案的區(qū)域，在一道微影制程之中，僅使用一個布局圖案。
最后，說明本發(fā)明的第三具體實施例。請參閱圖6，在一個基底400之上，具有四個布局圖案，分別為布局圖案A1、B1、A2與B2。布局圖案A1為A產(chǎn)品的第一布局圖案，布局圖案B1為B產(chǎn)品的第一布局圖案，布局圖案A2為A產(chǎn)品的第二布局圖案，布局圖案B2為B產(chǎn)品的第二布局圖案。換言之，是在同一個基底上，制作不同產(chǎn)品的布局圖案，而且在每個布局圖案之中，都有對準(zhǔn)記號401。而且在集成電路的布局設(shè)計過程中，經(jīng)常會在布局中留下一些空白區(qū)域，作為日后在修改集成電路布局時，加入新的設(shè)計或新的圖案至原有的布局圖案之中，所以在一些布局圖案會預(yù)留測試區(qū)域，作為布局圖案的修改之用，如圖6之中的測試區(qū)域T1與T2。依照本發(fā)明的光掩模設(shè)計，如果集成電路需要對準(zhǔn)記號與測試區(qū)域，必須設(shè)計在每一個布局圖案上。依照實際的設(shè)計需求，在布局圖案上制造對準(zhǔn)記號與測試區(qū)域。
根據(jù)本發(fā)明的光掩模設(shè)計，一個光掩模具有兩個布局圖案，比起一個光掩模具有一個布局圖案的情況而言，生產(chǎn)成本能夠降低一半。在實際的制造過程中，利用機(jī)臺的操作方式，切換光掩模上的布局圖案，依然可以有效的完成集成電路的微影制程。
本發(fā)明以較佳實施例說明如上，而熟悉此領(lǐng)域技藝者，在不脫離本發(fā)明的精神范圍內(nèi)，當(dāng)可作些許更動潤飾，其專利保護(hù)范圍更當(dāng)視后附的申請專利范圍及其等同領(lǐng)域而定。
權(quán)利要求
1.一種具有多個圖案的五倍光掩模，至少包含一基底，其形狀為矩形；以及復(fù)數(shù)個布局圖案，位于該基底之上，每一個該布局圖案的形狀為矩形，該布局圖案的側(cè)邊與該基底的側(cè)邊成平行排列，而且每一個該布局圖案的側(cè)邊彼此相平行或垂直排列，其中該布局圖案的線寬，為五倍于形成于集成電路膜層上的線寬。
2.如權(quán)利要求1所述的具有多個圖案的五倍光掩模，其中該復(fù)數(shù)個布局圖案的數(shù)目為兩個，而且具有相同的面積大小，以平行排列方式形成在該基底之上。
3.如權(quán)利要求1所述的具有多個圖案的五倍光掩模，其中該復(fù)數(shù)個布局圖案的數(shù)目為四個，以平行排列方式形成在該基底之上。
4.如權(quán)利要求1所述的具有多個圖案的五倍光掩模，更包含對準(zhǔn)記號形成在每一個該布局圖案之中，作為該布局圖案曝光時的對準(zhǔn)。
5.如權(quán)利要求1所述的具有多個圖案的五倍光掩模，更包含測試區(qū)域形成在每一個該布局圖案之中，在修改每一個該布局圖案時，加入圖案至該測試區(qū)域之中。
6.一種具有多個圖案的五倍光掩模，至少包含一基底，其形狀為矩形；以及兩個布局圖案，位于該基底之上，每一個該布局圖案的形狀皆為矩形，兩個該布局圖案成平行排列，且與該基底的側(cè)邊成比平行排列，其中該布局圖案的線寬，為五倍于形成于集成電路膜層上的線寬。
7.如權(quán)利要求6所述的具有多個圖案的五倍光掩模，更包含對準(zhǔn)記號形成在每一個該布局圖案之中，作為該布局圖案曝光時的對準(zhǔn)。
8.如權(quán)利要求6所述的具有多個圖案的五倍光掩模，更包含測試區(qū)域形成在每一個布局圖案之中，在修改每一個布局圖案時，加入圖案至該測試區(qū)域之中。
9.一種具有多個圖案的五倍光掩模，至少包含一基底，其形狀為矩形；以及四個布局圖案，位于該基底之上，每一個該布局圖案的形狀皆為矩形，兩個該布局圖案成平行排列，而與該布局圖案成平行排列，且與該基底的側(cè)邊成平行排列，其中該布局圖案的線寬，為五倍于形成于集成電路膜層上的線寬。
10.如權(quán)利要求9所述的具有多個圖案的五倍光掩模，更包含對準(zhǔn)記號形成在每一個布局圖案中，作為該布局圖案曝光時的對準(zhǔn)。
11.如權(quán)利要求9所述的具有多個圖案的五倍光掩模，更包含測試區(qū)域形成在每一個布局圖案中，在修改每一個該布局圖案時，加入圖案至該測試區(qū)域中。
全文摘要
一種具有多個圖案的五倍光掩模,在一基底上,具有復(fù)數(shù)個布局圖案,基底的形狀為矩形,布局圖案的形狀也為矩形,布局圖案的排列方式為平行或垂直于基底的邊線。在布局圖案之間必須留下一標(biāo)志區(qū)域,利于后續(xù)中的圖案區(qū)隔,而且在布局圖案之中,視實際的集成電路設(shè)計需求,加入對準(zhǔn)記號與測試區(qū)域的設(shè)計。
文檔編號C23F1/02GK1268584SQ9910313
公開日2000年10月4日 申請日期1999年3月25日 優(yōu)先權(quán)日1999年3月25日
發(fā)明者鄧志達(dá), 郭其偉 申請人:臺灣茂矽電子股份有限公司