以被低電平電壓線Vss置為低電平，實(shí)現(xiàn)上述復(fù)位單元14的功能。
[0056]此外，第六晶體管T6的柵極連接上述起始輸入信號STV，源極與漏極中的一個連接第二節(jié)點(diǎn)P2，另一個連接低電平電壓線Vss。因而可以通過類似的過程將第二節(jié)點(diǎn)P2處的電位置為低電平，實(shí)現(xiàn)第二節(jié)點(diǎn)P2處電位的復(fù)位，提高預(yù)充電電路工作的穩(wěn)定性?？梢岳斫獾氖?，本發(fā)明實(shí)施例中的任意一個晶體管在具有源極與漏極對稱的結(jié)構(gòu)時，其源極與漏極可以視為不作特別區(qū)分的兩個電極。在具體實(shí)施時，晶體管的類型可以根據(jù)應(yīng)用需求選取。
[0057]基于同樣的發(fā)明構(gòu)思，圖5是本發(fā)明一個實(shí)施例中一種預(yù)充電電路的驅(qū)動方法的步驟流程示意圖。參見圖5，該方法包括:
[0058]步驟301:在第一階段內(nèi)，將輸入端處的電位向高電平上拉，保持輸出端處的低電平;
[0059]步驟302:在第二階段內(nèi)，保持輸入端的高電位，并將輸出端處的電位向高電平上拉，以使:第一上拉單元上拉第一節(jié)點(diǎn)處的電位，開關(guān)單元將輸入端與第二節(jié)點(diǎn)導(dǎo)通，第二上拉單元上拉輸出端處的電位；
[0060]步驟303:在第三階段內(nèi)，將輸入端處置為低電平，并保持輸出端的高電平，以使:第一上拉單元上拉第一節(jié)點(diǎn)處的電位，開關(guān)單元將輸入端與第二節(jié)點(diǎn)導(dǎo)通；[0061 ] 步驟304:在第四階段內(nèi)，保持輸入端的低電平，并將輸出端處置為低電平。
[0062]與圖5所示的步驟流程以及上文所述的預(yù)充電電路I的工作原理一致，圖6是本發(fā)明一個實(shí)施例中一種預(yù)充電電路的電路時序圖。以圖2所示的預(yù)充電電路為例，下面對圖5所示的步驟流程和圖6所示的電路時序進(jìn)行詳細(xì)說明:
[0063]在第一階段I內(nèi)，在步驟301中將輸入端IN處的電位向高電平上拉，同時保持輸出端OUT處的低電平，從而第一晶體管Tl、第二晶體管T2、第三晶體管T3均處于關(guān)閉狀態(tài)，第一節(jié)點(diǎn)Pl與第二節(jié)點(diǎn)P2處的電位均保持為低電平。
[0064]在第二階段II內(nèi)，在步驟302中保持輸入端IN的高電位，并將輸出端OUT處的電位向高電平上拉，從而第二晶體管T2在輸出端OUT處的電位開始上升后打開，上拉第一節(jié)點(diǎn)Pl處的電位；第一節(jié)點(diǎn)Pl處的電位上升后，第一晶體管Tl打開而輸入端IN上拉第二節(jié)點(diǎn)P2處的電位；第二節(jié)點(diǎn)P2處的電位上升后，第三晶體管T3打開并上拉輸出端OUT處的電位，形成正反饋并加速輸出端OUT處的電位的上升。
[0065]在第三階段III內(nèi)，在步驟303中將輸入端IN處置為低電平，并保持輸出端OUT的高電平，從而輸出端OUT處的高電位作用下第二晶體管T2保持開啟，第一節(jié)點(diǎn)Pl處保持為高電平；第二節(jié)點(diǎn)P2處的電位被開啟的第一晶體管Tl下拉，使得第三晶體管T3關(guān)閉。
[0066]在第四階段IV內(nèi)，在步驟304中保持輸入端IN的低電平并將輸出端OUT處置為低電平。包括第四階段IV在內(nèi)的之后的時間內(nèi)，第二晶體管T2與第三晶體管T3保持關(guān)閉，而第一節(jié)點(diǎn)Pl處的高電平會在耦合電容的作用下逐漸降為低電平，使得第一晶體管Tl由開啟轉(zhuǎn)變?yōu)殛P(guān)閉(或者處于浮接狀態(tài))。然而在預(yù)充電電路包括上述任意一種的復(fù)位模塊14時，第一節(jié)點(diǎn)Pl處的電位可以回到一般狀態(tài)下的低電平，從而在此后繼續(xù)執(zhí)行上述步驟301至步驟304時，該預(yù)充電電路又可以重復(fù)上述第一至第四階段的工作流程。
[0067]基于同樣的發(fā)明構(gòu)思，本發(fā)明實(shí)施例提供一種掃描驅(qū)動電路，包括多級移位寄存單元；相鄰兩級所述移位寄存單元的輸出端之間設(shè)有上述任意一種的預(yù)充電電路?？梢钥闯?，本發(fā)明實(shí)施例的預(yù)充電電路可以利用一級掃描驅(qū)動信號來對下一級掃描驅(qū)動信號進(jìn)行預(yù)充電，從而可以基于電荷分享的原理提升掃描驅(qū)動信號的輸出能力。與現(xiàn)有技術(shù)相比，由于本發(fā)明實(shí)施例可以降低對掃描驅(qū)動信號的最大幅值電壓的需求，因此可以在保障掃描驅(qū)動信號的輸出能力的同時降低掃描驅(qū)動電路的功耗，有利于產(chǎn)品性能的提升。
[0068]舉例來說，上述輸入端與輸出端依次串接、并均包括復(fù)位端的多級移位寄存單元可以按照下述方式級聯(lián):除第一級移位寄存器單元之外，任一級移位寄存器單元的輸入端均與上一級移位寄存器單元的輸出端相連；除第一級移位寄存器單元之外，任一級移位寄存器單元的輸出端均與上一級移位寄存器單元的復(fù)位端相連。
[0069]作為另一種不例，圖7是本發(fā)明一個實(shí)施例中一種掃描驅(qū)動電路的結(jié)構(gòu)不意圖。參見圖7，本發(fā)明實(shí)施例中的掃描驅(qū)動電路分別級數(shù)例如是2n+l、2n+3、2n+5、2n+7的奇數(shù)級的第一移位寄存單元G0A，以及級數(shù)例如是2(n+l)、2(n+2)、2(n+3)、2(n+4)的偶數(shù)級的第二移位寄存單元G0A，其中η為非負(fù)整數(shù)，例如0、1、2……等。從而，所有奇數(shù)級的第一移位寄存單元按照上述方式依次級聯(lián)，都連接第一時鐘信號CLKL與第三時鐘信號CLKLB，并由這兩個時鐘信號驅(qū)動；所有偶數(shù)級的第二移位寄存單元按照上述方式依次級聯(lián)，都連接第二時鐘信號CLKR與第四時鐘信號CLKRB，并由這兩個時鐘信號驅(qū)動。此外，第一個奇數(shù)級的第一移位寄存單元的輸入端連接奇數(shù)級起始信號STV-L，第一個偶數(shù)級的第二移位寄存單元的輸入端連接偶數(shù)級起始信號STV-R，而且所有的第一移位寄存單元與所有的第二移位寄存單元均連接相同的低電平偏置電壓Vss。
[0070]對于任意的正整數(shù)i，第i級的第一移位寄存器單元的輸出端與第i級的第二移位寄存器單元的輸出端之間，以及第i級的第二移位寄存器單元的輸出端與第i+Ι級的第一移位寄存器單元的輸出端之間，均設(shè)有一個預(yù)充電單元P⑶，而預(yù)充電單元P⑶可以具有上述任意一種的預(yù)充電電路的結(jié)構(gòu)。由此，在預(yù)充電單元PCU的作用下，除第一級之外的任一級移位寄存器單元的輸出端都可以在電位逐漸上升的階段內(nèi)被上一級移位寄存器單元的輸出端的高電平進(jìn)行預(yù)充電，從而基于電荷分享的原理提升掃描驅(qū)動信號的輸出能力。
[0071]可選地，在以所述第一時鐘信號CLKL由無效電平轉(zhuǎn)為有效電平的時刻為開始的一個時鐘周期內(nèi)，上述第一時鐘信號CLKL、上述第二時鐘信號CLKR、上述第三時鐘信號CLKLB和上述第四時鐘信號CLKRB處于有效電平的時間段依次滯后預(yù)定時間；所述預(yù)定時間的長度小于二分之一的時鐘周期。基于此，任一預(yù)充電單元PCU的輸入端與輸出端均可以滿足高電平的維持時間有至少部分重合的條件。
[0072]基于同樣的發(fā)明構(gòu)思，本發(fā)明實(shí)施例提供一種陣列基板，該陣列基板包括上述任意一種的掃描驅(qū)動電路，因而具有上述任意一種掃描驅(qū)動電路所具有的優(yōu)點(diǎn)。其中，陣列基板上可以設(shè)有顯示區(qū)，而且所述掃描驅(qū)動電路設(shè)置在所述顯示區(qū)之外的至少一側(cè)，以形成GOA結(jié)構(gòu)下的陣列基板。進(jìn)一步地，所述預(yù)充電電路可以設(shè)置在所述顯示區(qū)之內(nèi)，并與顯示區(qū)的晶體管采用相同工藝制作形成。
[0073]基于同樣的發(fā)明構(gòu)思，本發(fā)明實(shí)施例提供了一種顯示裝置，該顯示裝置包括上述任意一種的陣列基板，因而具有上述任意一種陣列基板所具有的優(yōu)點(diǎn)。需要說明的是，本實(shí)施例中的顯示裝置可以為:電子紙、手機(jī)、平板電腦、電視機(jī)、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯不功能的廣品或部件。
[0074]在本發(fā)明的描述中需要說明的是，術(shù)語“上”、“下”等指示的方位或位置關(guān)系為基于附圖所示的方位或位置關(guān)系，僅是為了便于描述本發(fā)明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構(gòu)造和操作，因此不能理解為對本發(fā)明的限制。除非另有明確的規(guī)定和限定，術(shù)語“安裝”、“相連”、“連接”應(yīng)做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可