導(dǎo)通，故第十三晶體管T13處于高阻狀態(tài)，低電平輸入端VGL的低電平經(jīng)過第十二晶體管T12傳導(dǎo)到第二下拉節(jié)點(diǎn)TO2，導(dǎo)致第十四晶體管T14關(guān)斷；同時(shí)，第十晶體管T10、第十七晶體管T17也關(guān)斷。而且，第八晶體管T8關(guān)斷(第十七晶體管T17也關(guān)斷)，故第一下拉節(jié)點(diǎn)PDl處無輸入，為低電平，導(dǎo)致第九晶體管T9和第十六晶體管T16關(guān)斷。因此，低電平輸入端VGL的低電平不能達(dá)到輸出端Vg (η)。
[0119]同時(shí)，由于第三晶體管Τ3關(guān)斷，故第二晶體管Τ2再次關(guān)斷，而第九晶體管T9、第十晶體管TlO也處于關(guān)斷狀態(tài)，故上拉節(jié)點(diǎn)I3U與電路其他部分?jǐn)嚅_，存儲(chǔ)電容Cst無法放電。而此時(shí)第二輸入端Vg (n+1)的輸入從低電平變?yōu)楦唠娖?，故依靠存?chǔ)電容Cst的自舉作用，上拉節(jié)點(diǎn)PU的電平進(jìn)一步升高，但從作用上分仍是高電平，從而使第十五晶體管T15導(dǎo)通，高電平輸入端VGH的高電平進(jìn)入輸出端Vg (η)，移位寄存器輸出高電平。
[0120]可見，在本階段中，第十四晶體管Τ14、第十五晶體管Τ15、第十六晶體管Τ16的狀態(tài)均與第一輸入端Vg (η-1)無關(guān)，也就是說，此時(shí)不論第一輸入端Vg (η-1)是如圖2所示為低電平，還是如圖3所示為高電平，移位寄存器的工作狀態(tài)均不變，都可輸出高電平。
[0121]S104、優(yōu)選的，如圖3所示，若上拉階段中第一輸入端Vg(n-l)為高電平，則還包括上拉穩(wěn)定階段，其包括第一子階段和第二子階段，第一子階段中第一輸入端Vg(n-l)和第二輸入端Vg(n+1)均為高電平，第二子階段中，控制信號(hào)輸入端CK為低電平，第一輸入端Vg(η-1)為低電平，第二輸入端Vg(n+1)為高電平。
[0122]也就是說，作為本實(shí)施例的一種方式，如圖2所示，若在上拉階段中第一輸入端Vg(η-1)已經(jīng)變?yōu)榈碗娖?，則跳過本步驟，直接進(jìn)入以下的S105步驟。
[0123]或者，作為本實(shí)施例的另一種方式，若如圖3至圖5所示，若上拉階段中第一輸入端Vg(n-l)仍保持高電平，則進(jìn)入本步驟。
[0124]而本步驟又分為兩個(gè)子階段，在第一子階段中，第一輸入端Vg(n-l)仍保持高電平，故第一輸入端Vg(η-1)和第二輸入端Vg(n+1)均為高電平，由此第四晶體管T4、第六晶體管T6、第十一晶體管T11、第十二晶體管T12均導(dǎo)通。
[0125]在第一子階段中，由于第十一晶體管Tll導(dǎo)通，故低電平輸入端VGL的低電平可經(jīng)第十一晶體管Tll傳至第二下拉節(jié)點(diǎn)TO2，從而使第十晶體管T10、第十四晶體管T14、第十七晶體管T17關(guān)斷。而且，由于第六晶體管T6導(dǎo)通，故第十五晶體管T15處于高阻狀態(tài)，第七晶體管T7柵極為低電平，第七晶體管T7關(guān)斷，由于第十七晶體管T17也是關(guān)斷的，故第一下拉節(jié)點(diǎn)PDl無輸入，為低電平，第十六晶體管T16關(guān)斷。由于第十四晶體管T14和第十六晶體管T16均關(guān)斷，故低電平輸入端VGL的低電平無法進(jìn)入輸出端Vg (η)。
[0126]同時(shí)，由于第四晶體管Τ4導(dǎo)通，且第一輸入端Vg(n-l)為高電平，故第一晶體管Tl處于高阻狀態(tài)，由此圖1中A點(diǎn)保持低電平。這樣，當(dāng)控制信號(hào)輸入端CK為高電平并使第三晶體管T3導(dǎo)通時(shí)，A點(diǎn)低電平經(jīng)第三晶體管T3傳至第二晶體管T2柵極，使第二晶體管T2關(guān)斷；當(dāng)控制信號(hào)輸入端CK為低電平并使第三晶體管T3關(guān)斷時(shí)，第二晶體管T2柵極無輸入，同樣關(guān)斷；再因?yàn)榈谑w管TlO也是關(guān)斷的，故上拉節(jié)點(diǎn)PU始終無輸入，存儲(chǔ)電容Cst無法放電，上拉節(jié)點(diǎn)I3U —直通過存儲(chǔ)電容Cst的作用保持高電平，使第十五晶體管T15持續(xù)導(dǎo)通，移位寄存器輸出高電平?？梢?，在此階段中，不論控制信號(hào)輸入端CK的電平如何，移位寄存器都保持穩(wěn)定的高電平輸出。
[0127]當(dāng)?shù)谝蛔与A段持續(xù)一定時(shí)候后，在第一輸入端Vg(n+1)保持高電平的情況下，第一輸入端Vg(n-l)變?yōu)榈碗娖?，且此時(shí)的控制信號(hào)輸入端CK正好為低電平，從而進(jìn)入第二子階段。
[0128]在第二子階段中，第二輸入端Vg(n+1)仍為高電平，故第十二晶體管T12導(dǎo)通，低電平輸入端VGL的低電平經(jīng)其進(jìn)入第二下拉節(jié)點(diǎn)TO2，使第十四晶體管T14、第十晶體管T10、第十七晶體管T17關(guān)斷。而控制信號(hào)輸入端CK的低電平使第八晶體管T8關(guān)斷，故第一下拉節(jié)點(diǎn)PDl無輸入，第十六晶體管T16、第九晶體管T9關(guān)斷。
[0129]同時(shí)，控制信號(hào)輸入端CK為低電平還使第三晶體管T3關(guān)斷，進(jìn)而第二晶體管T2關(guān)斷，而第九晶體管T9、第十晶體管TlO也是關(guān)斷的，故上拉節(jié)點(diǎn)無輸入，仍保持高電平，第十五晶體管T15保持導(dǎo)通，移位寄存器輸出高電平。
[0130]可見，在本階段中，第二子階段持續(xù)0.5個(gè)時(shí)鐘信號(hào)的周期；同時(shí)，第一子階段持續(xù)(N+0.5)個(gè)時(shí)鐘信號(hào)的周期(N為非負(fù)整數(shù))，這是因?yàn)榈谝蛔与A段開始前(即S103步驟)控制信號(hào)輸入端CK為低電平，而其結(jié)束后控制信號(hào)輸入端CK也為低電平，故其不能持續(xù)整個(gè)時(shí)鐘信號(hào)的周期。由此，本上拉穩(wěn)定階段總共必然持續(xù)整數(shù)個(gè)(如一個(gè)、兩個(gè)、三個(gè)等)時(shí)鐘信號(hào)的周期。
[0131]可見，如圖3所示，在本階段中，第一輸入端Vg(n-l)、輸出端Vg(n)、第二輸入端Vg(n+1)的信號(hào)同時(shí)為高電平。如前所述，這三個(gè)端口的信號(hào)就是三條相鄰柵線的信號(hào)，故它們同時(shí)為高電平的時(shí)間也就是柵線重疊導(dǎo)通的時(shí)間；由此，通過調(diào)整本階段持續(xù)的時(shí)間(或者說持續(xù)的時(shí)鐘信號(hào)周期的個(gè)數(shù))，也就可調(diào)整柵線導(dǎo)通時(shí)間的重疊比例。
[0132]例如，若如圖2所示，在第一輸入端Vg(n-l)的高電平結(jié)束的同時(shí)使第二輸入端Vg (n+1)變?yōu)楦唠娖?，并使控制信?hào)輸入端CK為高電平，則S103步驟后會(huì)直接進(jìn)入S105步驟，相鄰的兩條柵線的高電平時(shí)間(即導(dǎo)通時(shí)間)有1/2相互重疊。
[0133]再如，若如圖3所示，在第一輸入端Vg(n-l)保持高電平的情況下使第二輸入端Vg(n+1)變?yōu)楦唠娖?，并進(jìn)入持續(xù)兩個(gè)時(shí)鐘信號(hào)的周期的上拉穩(wěn)定階段持續(xù)，則相鄰的兩條柵線的高電平時(shí)間(即導(dǎo)通時(shí)間)有5/6相互重疊，相應(yīng)的，對(duì)于整個(gè)柵極驅(qū)動(dòng)電路，會(huì)有六條柵線同時(shí)為高電平(導(dǎo)通)。
[0134]圖3中，以上拉穩(wěn)定階段為兩個(gè)時(shí)鐘信號(hào)的周期為例進(jìn)行說明，但若該階段如圖4所示，僅持續(xù)一個(gè)時(shí)鐘信號(hào)的周期，或如圖5所示，持續(xù)更多個(gè)時(shí)鐘信號(hào)的周期(圖中以三個(gè)時(shí)鐘信號(hào)的周期為例)，也是可行的，且其會(huì)分別產(chǎn)生相應(yīng)的柵線導(dǎo)通時(shí)間重疊比例。也就是說，如圖3至圖5所示，只要控制上拉穩(wěn)定階段中第一子階段的時(shí)間(第二子階段必然為0.5個(gè)時(shí)鐘信號(hào)的周期)，即可調(diào)整柵線導(dǎo)通時(shí)間的重疊比例。
[0135]由此可見，本實(shí)施例的移位寄存器在不改變電路結(jié)構(gòu)的情況下，只要調(diào)整輸入第一級(jí)移位寄存器的第一輸入端Vg (η-1)的信號(hào)，以及調(diào)整時(shí)鐘信號(hào)(即輸入控制信號(hào)輸入端CK的信號(hào))的頻率(也就相當(dāng)于調(diào)整了上拉穩(wěn)定階段的持續(xù)的時(shí)鐘信號(hào)的周期個(gè)數(shù))，即可改變各條柵線導(dǎo)通時(shí)間的重疊比例，從而靈活的調(diào)整移位寄存器的功能，適應(yīng)各種不同顯示裝置的需要。
[0136]S105、下拉階段:控制信號(hào)輸入端CK為高電平，第一輸入端Vg (η-1)為低電平，第二輸入端Vg(n+1)為高電平。
[0137]如前所述，若如圖2所示，若在上拉階段中第一輸入端Vg(n-l)為低電平，則當(dāng)控制信號(hào)輸入端CK的輸入信號(hào)變?yōu)楦唠娖綍r(shí)進(jìn)入本步驟。
[0138]相應(yīng)的，若如圖3所示，在上拉階段中第一輸入端Vg(n-l)為高電平，則該高電平會(huì)保持一個(gè)或多個(gè)時(shí)鐘信號(hào)的周期(即上拉穩(wěn)定階段)，之后第一輸入端Vg(n-l)變?yōu)榈碗娖角铱刂菩盘?hào)輸入端CK同時(shí)變?yōu)楦唠娖?，進(jìn)入本步驟。
[0139]本階段中，第一晶體管Tl、第六晶體管T6、第十一晶體管Tll關(guān)斷，而第十二晶體管T12、第四晶體管T4、第三晶體管T3、第八晶體管T8導(dǎo)通。
[0140]此時(shí)，由于第六晶體管T6關(guān)斷，故第五晶體管T5不再處于高阻狀態(tài)，高電平輸入端VGH的高電平可經(jīng)過第五晶體管T5傳至第七晶體管T7柵極，使第七晶體管T7導(dǎo)通；又由于第八晶體管T8也是導(dǎo)通的，故第二輸入端Vg(n+1)的高電平可經(jīng)第七晶體管T7傳入第一下拉節(jié)點(diǎn)roi，使第九晶體管T9和第十六晶體管T16導(dǎo)通。其中，第十六晶體管T16的導(dǎo)通使低電平輸入端VGL的低電平通過其傳入輸出端Vg (η)，使移位寄存器的輸出重新變?yōu)榈碗娖?，即“拉低”。另外，而由于第十二晶體管Τ12導(dǎo)通，故低電平輸入端VGL的低電平經(jīng)過第十二晶體管Τ12傳入第二下拉節(jié)點(diǎn)TO2，使第十晶體管Τ10、第十七晶體管Τ17、第十四晶體管T14關(guān)斷。
[0141]同時(shí)，由于第九晶體管T9導(dǎo)通，故低電平輸入端VGL的低電平通過其傳入上拉節(jié)點(diǎn)PU，使上拉節(jié)點(diǎn)I3U處放電并變?yōu)榈碗娖?，進(jìn)而第十五晶體管T15關(guān)斷，高電平輸入端VGH的高電平不能繼續(xù)輸出。
[0142]S106、下拉穩(wěn)定階段:第一輸入端Vg(n-l)和第二輸入端Vg(n+1)均為低電平。
[0143]本階段中，第一晶體管Tl、第六晶體管T6、第十一晶體管T11、第四晶體管T4、第十一晶體管T12關(guān)斷。
[0144]此時(shí)，第十二晶體管T12關(guān)斷，故第十三晶體管T13穩(wěn)定導(dǎo)通，將高電平輸入端VGH的高電平傳入第二下拉節(jié)點(diǎn)TO2，使第十四晶體管T14、第十七晶體管T17、第十晶體管TlO導(dǎo)通，從而低電平輸入端VGL的低電平通過第十四晶體管T14傳至輸出端Vg (η)，移位寄存器持續(xù)輸出低電平。同時(shí)，低電平輸入端VGL的低電平經(jīng)第十七晶體管Τ17傳至第一下拉節(jié)點(diǎn)ΗΗ，使第十六晶體管T16、第九晶體管T9關(guān)斷。
[0145]由于第十晶體管TlO導(dǎo)通，故低電平輸入端VGL的低電平可通過第十晶體管TlO傳至上拉節(jié)點(diǎn)PU，使第十五晶體管T15穩(wěn)定關(guān)斷。又由于此時(shí)第二輸入端Vg(n+1)也為低電平，故存儲(chǔ)電容Cst兩極的電平相同，其完成放電，不再存儲(chǔ)電荷。
[0146]在本階段中，由于第一輸入端Vg (η-1)為低電平，故第一晶體管Tl關(guān)斷，同時(shí)第四晶體管Τ4也受第二輸入端Vg (n+1)的低電平的控制而關(guān)斷，故A點(diǎn)必然保持低電平(無輸入)，故無論控制信號(hào)輸入端CK的電平