移位寄存器及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于柵極驅(qū)動(dòng)技術(shù)領(lǐng)域，具體涉及一種移位寄存器及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路。
【背景技術(shù)】
[0002]在液晶顯示裝置、有機(jī)發(fā)光二極管(OLED)顯示裝置等的陣列基板中，各條柵線可由柵極驅(qū)動(dòng)電路(GOA)控制。柵極驅(qū)動(dòng)電路包括多個(gè)級(jí)聯(lián)的移位寄存器，其中，每級(jí)移位寄存器的輸出端連接一條柵線，且還連接其下一級(jí)移位寄存器，故其可在為柵線提供高電平的導(dǎo)通信號(hào)的同時(shí)為下一級(jí)移位寄存器提供觸發(fā)信號(hào)；這樣，通過少數(shù)幾個(gè)控制信號(hào)即可實(shí)現(xiàn)對(duì)多條柵線的驅(qū)動(dòng)。
[0003]隨著顯示面板尺寸、分辨率、刷新率的提高，陣列基板中的柵線越來越長(zhǎng)，由電阻導(dǎo)致的信號(hào)延遲也越來越大；同時(shí)，每條柵線的導(dǎo)通時(shí)間(例如為高電平的時(shí)間)也越來越短。這導(dǎo)致在一條柵線的導(dǎo)通時(shí)間內(nèi)，其所連接的各像素可能無法被充分充電，并由此引發(fā)殘影等顯示不良。
[0004]為解決以上問題，人們提出了使柵線的導(dǎo)通時(shí)間重疊的技術(shù)，即在一條柵線的保持導(dǎo)通時(shí)，就有其他柵線開始導(dǎo)通，從而在對(duì)該柵線所連的像素進(jìn)行充電時(shí)，其他柵線所連的像素會(huì)先進(jìn)行“預(yù)充電”，這樣可達(dá)到更好的充電效果。
[0005]顯然，當(dāng)顯示面板的分辨率、刷新率等不同時(shí)，其所需的柵線導(dǎo)通時(shí)間的重疊比例也不同(例如兩條相鄰柵線的導(dǎo)通時(shí)間有1/2或2/3重合)。但對(duì)于現(xiàn)有的柵極驅(qū)動(dòng)電路，在其電路結(jié)構(gòu)(如級(jí)聯(lián)關(guān)系)不變的情況下，無法通過對(duì)控制信號(hào)的簡(jiǎn)單調(diào)整實(shí)現(xiàn)改變柵線導(dǎo)通時(shí)間重疊比例的目的，從而限制了其應(yīng)用效果。

【發(fā)明內(nèi)容】

[0006]本發(fā)明針對(duì)現(xiàn)有的柵極驅(qū)動(dòng)電路不能改變柵線導(dǎo)通時(shí)間重疊比例的問題，提供一種可簡(jiǎn)單的調(diào)整柵線導(dǎo)通時(shí)間重疊比例的移位寄存器及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路。
[0007]解決本發(fā)明技術(shù)問題所采用的技術(shù)方案是一種移位寄存器，其包括輸入單元、充電單元、上拉單元、高電平輸出單元、下拉單元、低電平輸出單元、其中，
[0008]輸入單元連接在第一輸入端和充電單元之間，其控制第一輸入端的信號(hào)是否輸入充電單元；
[0009]充電單元連接低電平輸入端、第二輸入端、控制信號(hào)輸入端、上拉節(jié)點(diǎn)，用于對(duì)上拉節(jié)點(diǎn)充電；
[0010]上拉單元連接在第二輸入端和上拉節(jié)點(diǎn)間，用于維持上拉節(jié)點(diǎn)的高電平；
[0011]高電平輸出單元連接高電平輸入端、輸出端、上拉節(jié)點(diǎn)，用于根據(jù)上拉節(jié)點(diǎn)的電平控制高電平是否輸出到輸出端；
[0012]下拉單元連接低電平輸入端、高電平輸入端、控制信號(hào)輸入端、第一輸入端、第二輸入端、輸出端、上拉節(jié)點(diǎn)、低電平輸出單元，用于將上拉節(jié)點(diǎn)的電平拉低并向輸出端輸出低電平；
[0013]低電平輸出單元連接低電平輸入端、高電平輸入端、第一輸入端、第二輸入端、輸出端、上拉節(jié)點(diǎn)、下拉單元，用于向輸出端輸出低電平。
[0014]優(yōu)選的是，所述輸入單元包括:第一晶體管，其柵極和第一極連接第一輸入端，第二極連接充電單元。
[0015]進(jìn)一步優(yōu)選的是，所述充電單元包括第二晶體管、第三晶體管、第四晶體管，其中:
[0016]所述第二晶體管的柵極連接第三晶體管的第二極，第一極連接第一晶體管的第二極，第二極連接上拉節(jié)點(diǎn)；
[0017]所述第三晶體管的柵極連接控制信號(hào)輸入端，第一極連接第一晶體管的第二極；
[0018]所述第四晶體管的柵極連接第二輸入端，第一極連接第一晶體管的第二極，第二極連接低電平輸入端。
[0019]進(jìn)一步優(yōu)選的是，所述上拉單元包括:存儲(chǔ)電容，其第一極連接第二輸入端，第二極連接上拉節(jié)點(diǎn)。
[0020]進(jìn)一步優(yōu)選的是，所述高電平輸出單元包括:第十五晶體管，其柵極連接上拉節(jié)點(diǎn)，第一極連接高電平輸入端，第二極連接輸出端。
[0021]進(jìn)一步優(yōu)選的是，所述下拉單元包括第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管、第十六晶體管、第十七晶體管，其中:
[0022]所述五晶體管的柵極和第一極連接高電平輸入端，第二極連接第七晶體管的柵極；
[0023]所述第六晶體管的柵極連接第一輸入端，第一極連接第七晶體管的柵極，第二極連接低電平輸入端；
[0024]所述第七晶體管的第一極連接第二輸入端，第二極連接第八晶體管的第一極；
[0025]所述第八晶體管的柵極連接控制信號(hào)輸入端，第二極連接第一下拉節(jié)點(diǎn)；
[0026]所述第九晶體管的柵極連接第一下拉節(jié)點(diǎn)，第一極連接上拉節(jié)點(diǎn)，第二極連接低電平輸入端；
[0027]所述第十六晶體管的柵極連接第一下拉節(jié)點(diǎn)，第一極連接輸出端，第二極連接低電平輸入端；
[0028]所述第十七晶體管的柵極連接低電平輸出單元，第一極連接第一下拉節(jié)點(diǎn)，第二極連接低電平輸入端。
[0029]進(jìn)一步優(yōu)選的是，所述低電平輸出單元包括第十晶體管、第十一晶體管、第十二晶體管、第十三晶體管、第十四晶體管，其中:
[0030]所述第十晶體管的柵極連接第二下拉節(jié)點(diǎn)，第一極連接上拉節(jié)點(diǎn)，第二極連接低電平輸入端；
[0031]所述第十一晶體管的柵極連接第一輸入端，第一極連接第二下拉節(jié)點(diǎn)，第二極連接低電平輸入端；
[0032]所述第十二晶體管的柵極連接第二輸入端，第一極連接第二下拉節(jié)點(diǎn)，第二極連接低電平輸入端；
[0033]所述第十三晶體管的柵極和第一極連接高電平輸入端，第二極連接第二下拉節(jié)占.V，
[0034]所述第十四晶體管的柵極連接第二下拉節(jié)點(diǎn)，第一極連接輸出端，第二極連接低電平輸入端；
[0035]且
[0036]所述下拉單元的第十七晶體管的柵極連接至所述低電平輸出單元的第二下拉節(jié)點(diǎn)。
[0037]進(jìn)一步優(yōu)選的是，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管、第十晶體管、第十一晶體管、第十二晶體管、第十三晶體管、第十四晶體管、第十五晶體管、第十六晶體管、第十七晶體管均為N型晶體管。
[0038]解決本發(fā)明技術(shù)問題所采用的技術(shù)方案是一種移位寄存器的驅(qū)動(dòng)方法，其中，所述移位寄存器為上述的移位寄存器，所述移位寄存器的驅(qū)動(dòng)方法包括:
[0039]準(zhǔn)備階段:使高電平輸出單元、下拉單元、低電平輸出單元均關(guān)斷，從而輸出端輸出低電平;
[0040]充電階段:使輸入單元為上拉單元充電，高電平輸出單元導(dǎo)通，從而輸出端輸出高電平；
[0041]上拉階段:使上拉單元繼續(xù)充電，高電平輸出單元導(dǎo)通，從而輸出端輸出高電平；
[0042]下拉階段:使下拉單元導(dǎo)通并將上拉單元放電，從而輸出端輸出低電平；
[0043]下拉穩(wěn)定階段:使下拉穩(wěn)定單元導(dǎo)通，從而輸出端輸出低電平。
[0044]優(yōu)選的是，所述移位寄存器為以上最優(yōu)選的移位寄存器，所述移位寄存器的驅(qū)動(dòng)方法具體包括:
[0045]準(zhǔn)備階段:控制信號(hào)輸入端輸入低電平，第一輸入端輸入高電平，第二輸入端輸入低電平；
[0046]充電階段:控制信號(hào)輸入端輸入高電平，第一輸入端輸入高電平，第二輸入端輸入低電平；
[0047]上拉階段:控制信號(hào)輸入端輸入低電平，第二輸入端輸入高電平；
[0048]下拉階段:控制信號(hào)輸入端輸入高電平，第一輸入端輸入低電平，第二輸入端輸入高電平；
[0049]下拉穩(wěn)定階段:第一輸入端和第二輸入端均輸入低電平。
[0050]進(jìn)一步優(yōu)選的是，所述上拉階段中第一輸入端輸入高電平，且在上拉階段和下拉階段之間，還包括上拉穩(wěn)定階段，其包括第一子階段和第二子階段，其中:第一子階段:第一輸入端和第二輸入端均輸入高電平；第二子階段:控制信號(hào)輸入端輸入低電平，第一輸入端輸入低電平，第二輸入端輸入高電平。
[0051]解決本發(fā)明技術(shù)問題所采用的技術(shù)方案是一種柵極驅(qū)動(dòng)電路，其包括:
[0052]多個(gè)級(jí)聯(lián)的上述移位寄存器，每個(gè)移位寄存器的輸出端用于連接一條柵線；其中，每級(jí)移位寄存器的第一輸入端連接上一級(jí)移位寄存器的輸出端，每級(jí)移位寄存器的第二輸入端連接下一級(jí)移位寄存器的輸出端。
[0053]優(yōu)選的是，對(duì)于任意兩級(jí)相鄰的移位寄存器，其中一個(gè)移位寄存器的控制信號(hào)輸入端連接第一時(shí)鐘信號(hào)，另一個(gè)移位寄存器的控制信號(hào)輸入端連接第二時(shí)鐘信號(hào)，所述第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)是反相的。
[0054]本發(fā)明的移位寄存器中，通過控制第一輸入端和第二輸入端的信號(hào)可調(diào)整其輸出的高電平(導(dǎo)通)時(shí)間；當(dāng)用該移位寄存器組成柵極驅(qū)動(dòng)電路時(shí)，由于其兩輸入端的信號(hào)就是其上下兩級(jí)移位寄存器的輸出，故每級(jí)移位寄存器的高電平(導(dǎo)通)時(shí)間均與其上下兩級(jí)移位寄存器的高電平(導(dǎo)通)時(shí)間相關(guān)，因此，只要調(diào)整輸入第一級(jí)移位寄存器的信號(hào)，就能改變各條柵線導(dǎo)通時(shí)間的重疊比例，從而使柵極驅(qū)動(dòng)電路的功能更加靈活，能適應(yīng)各種不同顯示裝置的需要。
【附圖說明】
[0055]圖1為本發(fā)明的實(shí)施例的一種移位寄存器的電路結(jié)構(gòu)示意圖；
[0056]圖2為本發(fā)明的實(shí)施例的移位寄存器的信號(hào)驅(qū)動(dòng)時(shí)序圖；
[0057]圖3為本發(fā)明的實(shí)施例的移位寄存器的另一種信號(hào)驅(qū)動(dòng)時(shí)序圖；
[0058]圖4為本發(fā)明的實(shí)施例的移位寄存器的另一種信號(hào)驅(qū)動(dòng)時(shí)序圖；
[0059]圖5為本發(fā)明的實(shí)施例的移位寄存器的另一種信號(hào)驅(qū)動(dòng)時(shí)序圖；
[0060]圖6為本發(fā)明的實(shí)施例的柵極驅(qū)動(dòng)電路中的移位寄存器的級(jí)聯(lián)關(guān)系示意圖；
[0061]其中，附圖標(biāo)記為:T1、第一晶體管；Τ2、第二晶體管；Τ3、第三晶體管；Τ4、第四晶體管；Τ5、第五晶體管；Τ6、第六晶體管；Τ7、第七晶體管；Τ8、第八晶體管；Τ9、第九晶體管；Τ10、第十晶體管；Τ11、第^^一晶體管；Τ12、第十二晶體管；Τ13、第十三晶體管；Τ14、第十四晶體管；Τ15、第十五晶體管；Τ16、第十六晶體管；Τ17、第十七晶體管；Cst、存儲(chǔ)電容；Vg(η-1)、第一輸入端；Vg(n)、輸出端；Vg(n+l)、第二輸入端；CK、控制信號(hào)輸入端；PU、上拉