節(jié)點；ro1、第一下拉節(jié)點；Η)2、第二下拉節(jié)點；VGL、低電平輸入端；VGH、高電平輸入端。
【具體實施方式】
[0062]為使本領(lǐng)域技術(shù)人員更好地理解本發(fā)明的技術(shù)方案，下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細描述。
[0063]實施例1:
[0064]本實施例提供一種移位寄存器，其包括輸入單元、充電單元、上拉單元、高電平輸出單元、下拉單元、低電平輸出單元、其中，
[0065]輸入單元連接在第一輸入端和充電單元之間，其控制第一輸入端的信號是否輸入充電單元；
[0066]充電單元連接低電平輸入端、第二輸入端、控制信號輸入端、上拉節(jié)點，用于對上拉節(jié)點充電；
[0067]上拉單元連接在第二輸入端和上拉節(jié)點間，用于維持上拉節(jié)點的高電平；
[0068]高電平輸出單元連接高電平輸入端、輸出端、上拉節(jié)點，用于根據(jù)上拉節(jié)點的電平控制高電平是否輸出到輸出端；
[0069]下拉單元連接低電平輸入端、高電平輸入端、控制信號輸入端、第一輸入端、第二輸入端、輸出端、上拉節(jié)點、低電平輸出單元，用于將上拉節(jié)點的電平拉低并向輸出端輸出低電平；
[0070]低電平輸出單元連接低電平輸入端、高電平輸入端、第一輸入端、第二輸入端、輸出端、上拉節(jié)點、下拉單元，用于向輸出端輸出低電平。
[0071]當多個本實施例的移位寄存器級聯(lián)組成柵極驅(qū)動電路時，每級移位寄存器的第一輸入端連接其上一級移位寄存器的輸出端，而第二輸入端連接其下一級移位寄存器的輸出端。也就是說，對于每級移位寄存器，其同時受到上下兩級移位寄存器的控制，并同時對上下兩級移位寄存器進行控制。
[0072]本實施例的移位寄存器中，通過控制第一輸入端和第二輸入端的信號可調(diào)整其輸出的高電平(導(dǎo)通)時間；當用該移位寄存器組成柵極驅(qū)動電路時，由于其兩輸入端的信號也就是其上下兩級移位寄存器的輸出，故每級移位寄存器的高電平(導(dǎo)通)時間均與其上下兩級移位寄存器的高電平(導(dǎo)通)時間相關(guān)，因此，只要調(diào)整輸入第一級移位寄存器的信號，就能改變各條柵線導(dǎo)通時間的重疊比例，從而使柵極驅(qū)動電路的功能更加靈活，能適應(yīng)各種不同顯示裝置的需要。
[0073]如圖1至圖6所示，下面對本實施例的移位寄存器的具體結(jié)構(gòu)進行更詳細的介紹。
[0074]優(yōu)選的，如圖1所示，輸入單元包括:第一晶體管Tl，其柵極和第一極連接第一輸入端Vg(n-l)(其連接上一級移位寄存器的輸出端)，第二極連接充電單元。
[0075]優(yōu)選的，充電單元包括第二晶體管T2、第三晶體管T3、第四晶體管T4，其中:
[0076]第二晶體管T2的柵極連接第三晶體管T3的第二極，第一極連接第一晶體管Tl的第二極，第二極連接上拉節(jié)點I3U ；
[0077]第三晶體管T3的柵極連接控制信號輸入端CK，第一極連接第一晶體管Tl的第二極；
[0078]第四晶體管T4的柵極連接第二輸入端Vg (n+1)(其連接下一級移位寄存器的輸出端)，第一極連接第一晶體管Tl的第二極，第二極連接低電平輸入端VGL。
[0079]優(yōu)選的，上拉單元包括:存儲電容Cst，其第一極連接第二輸入端Vg (n+1)，第二極連接上拉節(jié)點PU。
[0080]優(yōu)選的，高電平輸出單元包括:第十五晶體管T15，其柵極連接上拉節(jié)點PU，第一極連接高電平輸入端VGH，第二極連接輸出端Vg (η)。
[0081]優(yōu)選的，下拉單元包括第五晶體管Τ5、第六晶體管Τ6、第七晶體管Τ7、第八晶體管Τ8、第九晶體管T9、第十六晶體管T16、第十七晶體管Τ17，其中:
[0082]五晶體管的柵極和第一極連接高電平輸入端VGH，第二極連接第七晶體管Τ7的柵極；
[0083]第六晶體管Τ6的柵極連接第一輸入端Vg(n-l)，第一極連接第七晶體管T7的柵極，第二極連接低電平輸入端VGL ;
[0084]第七晶體管T7的第一極連接第二輸入端Vg (n+1)，第二極連接第八晶體管T8的第一極;
[0085]第八晶體管T8的柵極連接控制信號輸入端CK，第二極連接第一下拉節(jié)點roi;
[0086]第九晶體管T9的柵極連接第一下拉節(jié)點roi，第一極連接上拉節(jié)點PU，第二極連接低電平輸入端VGL ；
[0087]第十六晶體管T16的柵極連接第一下拉節(jié)點F1Dl,第一極連接輸出端Vg(n)，第二極連接低電平輸入端VGL ；
[0088]第十七晶體管T17的柵極連接低電平輸出單元，第一極連接第一下拉節(jié)點roi，第二極連接低電平輸入端VGL。
[0089]優(yōu)選的，低電平輸出單元包括第十晶體管T10、第十一晶體管T11、第十二晶體管T12、第十三晶體管T13、第十四晶體管T14，其中:
[0090]第十晶體管T1的柵極連接第二下拉節(jié)點roi，第一極連接上拉節(jié)點PU，第二極連接低電平輸入端VGL ；
[0091]第十一晶體管Tll的柵極連接第一輸入端Vg(n-l)，第一極連接第二下拉節(jié)點roi，第二極連接低電平輸入端VGL ；
[0092]第十二晶體管T12的柵極連接第二輸入端Vg(n+1)，第一極連接第二下拉節(jié)點roi，第二極連接低電平輸入端VGL ；
[0093]第十三晶體管T13的柵極和第一極連接高電平輸入端VGH，第二極連接第二下拉節(jié)點PDl ；
[0094]第十四晶體管T14的柵極連接第二下拉節(jié)點HH，第一極連接輸出端Vg (η)，第二極連接低電平輸入端VGL ；
[0095]且
[0096]下拉單元的第十七晶體管Τ17的柵極連接至低電平輸出單元的第二下拉節(jié)點PDl0
[0097]優(yōu)選的，第一晶體管Tl、第二晶體管Τ2、第三晶體管Τ3、第四晶體管Τ4、第五晶體管Τ5、第六晶體管Τ6、第七晶體管Τ7、第八晶體管Τ8、第九晶體管T9、第十晶體管Τ10、第十一晶體管Τ11、第十二晶體管Τ12、第十三晶體管Τ13、第十四晶體管Τ14、第十五晶體管Τ15、第十六晶體管Τ16、第十七晶體管Τ17均為N型晶體管。
[0098]本實施例還提供一種上述移位寄存器的驅(qū)動方法，其包括:
[0099]準備階段:使高電平輸出單元、下拉單元、低電平輸出單元均關(guān)斷，從而輸出端Vg(η)輸出低電平；
[0100]充電階段:使輸入單元為上拉單元充電，高電平輸出單元導(dǎo)通，從而輸出端Vg(n)輸出高電平；
[0101]上拉階段:使上拉單元繼續(xù)充電，高電平輸出單元導(dǎo)通，從而輸出端Vg(n)輸出高電平；
[0102]下拉階段:使下拉單元導(dǎo)通并將上拉單元放電，從而輸出端Vg(n)輸出低電平；
[0103]下拉穩(wěn)定階段:使下拉穩(wěn)定單元導(dǎo)通，從而輸出端Vg(n)輸出低電平。
[0104]具體的，對于圖1所示的上述移位寄存器，其驅(qū)動方法可如圖2至圖5所示，包括以下的步驟:
[0105]S101、準備階段:控制信號輸入端CK為低電平，第一輸入端Vg(n-l)為高電平，第二輸入端Vg (n+1)為低電平。
[0106]在本階段中，第三晶體管T3、第八晶體管T8、第四晶體管T4、第十二晶體管T12均關(guān)斷，而第六晶體管T6、第十一晶體管Tll則導(dǎo)通。
[0107]可見，低電平輸入端VGL的低電平可經(jīng)過第十一晶體管Tll進入第二下拉節(jié)點PD2,也就是進入第十三晶體管T13的第二極(圖中下側(cè)一極)，從而第十三晶體管T13兩極分別為高電平和低電平，故第十三晶體管T13處于高阻狀態(tài)(可近似看成“斷路”)，即第二下拉節(jié)點PD2可保持低電平，從而使第十四晶體管T14關(guān)斷，同時使第十晶體管T10、第十七晶體管T17關(guān)斷。
[0108]由于此時第八晶體管T8關(guān)斷，故第一下拉節(jié)點PDl無輸入，為低電平，第十六晶體管T16關(guān)斷。
[0109]同時，由于第三晶體管T3關(guān)斷故第二晶體管T2的柵極無輸入，使第二晶體管T2關(guān)斷，又由于第十晶體管TlO此時也是關(guān)斷的，故上拉節(jié)點也無信號輸入，其為低電平，使第十五晶體管T15關(guān)斷。
[0110]可見，此時第十四晶體管T14、第十五晶體管T15、第十六晶體管T16都關(guān)斷，故輸出端Vg(n)輸出低電平(實際為無輸出，但這也可使其驅(qū)動的晶體管關(guān)斷，且本階段時間很短，故可視為低電平)。
[0111]S102、充電階段:控制信號輸入端CK為高電平，第一輸入端Vg(n-l)為高電平，第二輸入端Vg (n+1)為低電平。
[0112]本階段中，控制信號輸入端CK變?yōu)楦唠娖?，故第三晶體管T3、第八晶體管T8由關(guān)斷變?yōu)閷?dǎo)通。
[0113]此時，第二下拉節(jié)點TO2的狀態(tài)與前一階段相同，故第十四晶體管T14仍關(guān)斷。
[0114]由于第六晶體管T6是導(dǎo)通的，故第五晶體管T5兩極分別為高電平和低電平，其進入高阻狀態(tài)，由此第五晶體管T5的第二極(圖中下側(cè)一極)保持低電平，從而使第七晶體管T7關(guān)斷，因此雖然第八晶體管T8導(dǎo)通，但仍無信號進入第一下拉節(jié)點roi，第一下拉節(jié)點PDl仍為低電平，第九晶體管T9、第十六晶體管T16保持關(guān)斷。
[0115]同時，由于第四晶體管T4保持關(guān)斷，故第一晶體管Tl處于導(dǎo)通狀態(tài)，圖1中的A點為高電平；又由于第三晶體管T3導(dǎo)通，故A點的高電平經(jīng)過第三晶體管T3傳入第二晶體管T2的柵極，使第二晶體管T2導(dǎo)通，進而A點的高電平經(jīng)第二晶體管T2傳入上拉節(jié)點PU，使第十五晶體管T15導(dǎo)通，從而將高電平輸入端VGH的高電平傳至到輸出端Vg (η)，移位寄存器輸出高電平。另外，此時存儲電容Cst的第一極(圖中上側(cè)一極)為第二輸入端Vg (n+1)的高電平，故其兩極間產(chǎn)生壓差，被充電。
[0116]S103、上拉階段:控制信號輸入端CK為低電平，第二輸入端Vg(n+1)為高電平。
[0117]本階段中，根據(jù)控制信號輸入端CK和第二輸入端Vg (n+1)的狀態(tài)可知，第三晶體管T3、第八晶體管T8關(guān)斷，而第十二晶體管T12、第四晶體管T4導(dǎo)通。
[0118]此時，由于第十二晶體管T12