本發(fā)明涉及顯示技術領域，具體涉及一種移位寄存單元及其驅動方法、柵極驅動電路、顯示裝置。

背景技術：

陣列基板行驅動(gatedriveronarray，簡稱goa)是一種將柵極驅動電路集成于陣列基板上的技術，柵極驅動電路包括多個移位寄存單元，每個移位寄存單元對應一行柵線，多個移位寄存單元依次輸出掃描信號。圖1是現(xiàn)有的移位寄存單元的結構示意圖，其包括多個晶體管m1～m13和電容c，圖2為圖1的移位寄存單元工作時的信號時序圖。在輸入階段(t1階段)，輸入端input和第二時鐘信號端輸入高電平信號、第一時鐘信號端clk輸入低電平信號，從而使上拉節(jié)點pu達到高電平電位；在輸出階段(t2階段)，輸入端input和第二時鐘信號端clkb輸入低電平信號、第一時鐘信號端clka輸入高電平信號，上拉晶體管m3導通，輸出端output與第一時鐘信號端clka導通而輸出高電平信號，同時，在電容c的自舉作用下，上拉節(jié)點pu的電位會進一步升高，這將導致與上拉節(jié)點pu相連的晶體管的器件特性發(fā)生漂移，影響晶體管的正常工作，進而發(fā)生顯示不良。

技術實現(xiàn)要素：

本發(fā)明旨在至少解決現(xiàn)有技術中存在的技術問題之一，提出了一種移位寄存單元及其驅動方法、柵極驅動電路、顯示裝置，以防止上拉節(jié)點的電位過高，從而防止與上拉節(jié)點相連的晶體管發(fā)生特性漂移，進而改善顯示效果。

為了解決上述技術問題之一，本發(fā)明提供一種移位寄存單元，包括：

輸入模塊，與移位寄存單元的輸入端、上拉節(jié)點相連，用于在所述移位寄存單元輸入端接收到有效信號時為所述上拉節(jié)點充電；

上拉模塊，與第一時鐘信號端、移位寄存單元的輸出端和所述上拉節(jié)點相連，用于在所述上拉節(jié)點達到有效電位時，將所述移位寄存單元的輸出端與所述第一時鐘信號端導通；

自舉模塊，其兩端分別與所述上拉節(jié)點和所述移位寄存單元的輸出端相連，且自舉模塊的一端浮接時，自舉模塊兩端之間的電壓保持不變；

上拉控制模塊，與所述上拉節(jié)點相連，用于在所述上拉節(jié)點的電位高于所述有效電位時，對所述上拉節(jié)點放電；

復位模塊，與復位端、所述上拉節(jié)點、所述移位寄存單元的輸出端和無效信號端相連，用于在所述復位端接收到有效信號時，將所述上拉節(jié)點和所述移位寄存單元的輸出端均與所述無效信號端導通。

優(yōu)選地，所述移位寄存單元還包括：

下拉控制模塊，與第二時鐘信號端、所述上拉節(jié)點、下拉節(jié)點、所述無效信號端相連，用于在所述第二時鐘信號端接收到有效信號且所述上拉節(jié)點處于無效電位時，為所述下拉節(jié)點提供有效信號；

下拉模塊，與所述下拉節(jié)點、所述上拉節(jié)點、所述移位寄存單元的輸出端、所述無效信號端相連，用于在所述下拉節(jié)點接收到有效信號時，將所述上拉節(jié)點和所述移位寄存單元的輸出端均與所述無效信號端導通。

優(yōu)選地，所述上拉控制模塊包括第一電容和上拉控制晶體管，所述上拉控制晶體管的柵極和第一極與第一電容的第一端相連，所述上拉控制晶體管的第二極與所述第二時鐘信號端相連；所述第一電容的第二端與所述上拉節(jié)點相連。

優(yōu)選地，所述輸入模塊包括輸入晶體管，該輸入晶體管的柵極和第一極均與所述移位寄存單元的輸入端相連，第二極與所述上拉節(jié)點相連；

所述上拉模塊包括上拉晶體管，該上拉晶體管的柵極與所述上拉節(jié)點相連，第一極與所述第一時鐘信號端相連，第二極與所述移位寄存單元的輸出端相連；

所述自舉模塊包括第二電容，所述第二電容的兩端分別與所述上拉節(jié)點和所述移位寄存單元的輸出端相連；

所述復位模塊包括：

第一復位晶體管，其柵極與所述復位端相連，第一極與所述上拉節(jié)點相連，第二極與所述無效信號端相連；

第二復位晶體管，其柵極與所述復位端相連，第一極與所述移位寄存單元的輸出端相連，第二極與所述無效信號端相連。

優(yōu)選地，所述下拉控制模塊包括第一下拉控制晶體管、第二下拉控制晶體管、第三下拉控制晶體管和第四下拉控制晶體管，

第一下拉控制晶體管的柵極和第一極均與所述第二時鐘信號端相連，所述第一下拉控制晶體管的第二極與所述第二下拉控制晶體管的柵極相連；所述第二下拉控制晶體管的第一極與所述第二時鐘信號端相連，所述第二下拉控制晶體管的第二極與所述下拉節(jié)點相連；所述第三下拉控制晶體管和第四下拉控制晶體管的柵極均與所述上拉節(jié)點相連，所述第三下拉控制晶體管的第一極與所述第一下拉控制晶體管的第二極相連，所述第三下拉控制晶體管的第二極與所述無效信號端相連；所述第四下拉控制晶體管的第一極與所述下拉節(jié)點相連，所述第四下拉控制晶體管的第二極與所述無效信號端相連；

所述下拉模塊包括第一下拉晶體管和第二下拉晶體管，所述第一下拉晶體管的柵極和所述第二下拉晶體管的柵極均與所述下拉節(jié)點相連，所述第一下拉晶體管的第一極與所述上拉節(jié)點相連，所述第一下拉晶體管的第二極與無效信號端相連；所述第二下拉晶體管的第一極與所述移位寄存單元的輸出端相連，所述第二下拉晶體管的第二極與所述無效信號端相連。

優(yōu)選地，所述移位寄存單元還包括：

降噪模塊，與所述第二時鐘信號端、所述移位寄存單元的輸出端相連和所述無效信號端相連，用于在所述第二時鐘信號端接收到有效信號時，將所述移位寄存單元的輸出端與所述無效信號端導通；

輔助輸入模塊，與所述第二時鐘信號端、所述移位寄存單元的輸入端、所述上拉節(jié)點相連，用于在所述第二時鐘信號端接收到有效電平時，將所述移位寄存單元的輸入端與所述上拉節(jié)點導通。

相應地，本發(fā)明還提供一種上述移位寄存單元的驅動方法，包括：

在輸入階段，向所述移位寄存單元的輸入端提供有效信號、向所述第一時鐘信號端提供無效信號，以通過所述輸入模塊向所述上拉節(jié)點充電；

在輸出階段，向所述移位寄存單元的輸入端提供無效信號、向所述第一時鐘信號端提供有效信號，以使所述移位寄存單元的輸出端與所述第一時鐘信號端導通；同時，利用所述上拉控制模塊對所述上拉節(jié)點進行放電；

在復位階段，向所述復位端提供有效信號，以使得所述上拉節(jié)點和所述移位寄存單元的輸出端均與所述無效信號端導通。

優(yōu)選地，當所述移位寄存單元為上述一種移位寄存單元時，所述驅動方法還包括：

在所述輸入階段和所述復位階段，向所述第二時鐘信號端提供有效信號；

在所述復位階段之后的保持階段，向所述第二時鐘信號端提供無效信號；

利用所述上拉控制模塊對所述上拉節(jié)點進行放電，包括：向所述第二時鐘信號端提供無效信號，以使得上拉控制晶體管的柵極電位在第一電容的自舉作用下升高，上拉控制晶體管開啟。

相應地，本發(fā)明還提供一種柵極驅動電路，包括多個級聯(lián)的移位寄存單元，所述移位寄存單元為本發(fā)明提供的上述移位寄存單元。

相應地，本發(fā)明還提供一種顯示裝置，包括本發(fā)明提供的上述柵極驅動電路。

在本發(fā)明中，移位寄存單元在輸出階段，輸入端輸入無效信號，使得上拉節(jié)點浮接，因此，當輸出端接收到第一時鐘信號端的有效信號時，自舉模塊的自舉作用會使得上拉節(jié)點進一步升高；與此同時，由于上拉控制模塊可以對上拉節(jié)點放電，因此，在輸出階段，上拉控制模塊的放電作用對上拉節(jié)點的電位過高起到抑制作用，防止發(fā)生與上拉節(jié)點相連的晶體管的特性漂移，保證輸出準確性，進而防止采用所述移位寄存單元的顯示裝置發(fā)生顯示不良。

附圖說明

附圖是用來提供對本發(fā)明的進一步理解，并且構成說明書的一部分，與下面的具體實施方式一起用于解釋本發(fā)明，但并不構成對本發(fā)明的限制。在附圖中：

圖1是現(xiàn)有技術中的移位寄存單元的結構示意圖；

圖2是圖1的移位寄存單元工作過程中的信號時序圖；

圖3是本發(fā)明實施例提供的移位寄存單元的模塊結構示意圖；

圖4是本發(fā)明實施例提供的移位寄存單元的具體結構示意圖；

圖5是本發(fā)明實施例提供的移位寄存單元工作過程中的信號時序圖。

其中，附圖標記包括：

input、移位寄存單元的輸入端；output、移位寄存單元的輸出端；clka、第一時鐘信號端；clkb、第二時鐘信號端；reset、復位端；pu、上拉節(jié)點；10、輸入模塊；20、上拉模塊；30、自舉模塊；40、上拉控制模塊；50、復位模塊；60、下拉控制模塊；70、下拉模塊；80、降噪模塊；90、輔助輸入模塊；m1、輸入晶體管；m2、第一復位晶體管；m4、第二復位晶體管；m3、上拉晶體管；m9、第一下拉控制晶體管；m5、第二下拉控制晶體管；m8、第三下拉控制晶體管；m6、第四下拉控制晶體管；m10、第一下拉晶體管；m11、第二下拉晶體管；m12、降噪晶體管；m13、輔助輸入晶體管；m14、上拉控制晶體管；c、電容；c1、第一電容；c2、第二電容；vss、無效信號端vss；pd、下拉節(jié)點。

具體實施方式

以下結合附圖對本發(fā)明的具體實施方式進行詳細說明。應當理解的是，此處所描述的具體實施方式僅用于說明和解釋本發(fā)明，并不用于限制本發(fā)明。

作為本發(fā)明的一方面，提供一種移位寄存單元，如圖3所示，該移位寄存單元包括輸入模塊10、上拉模塊20、自舉模塊30、上拉控制模塊40和復位模塊50。其中，輸入模塊10與移位寄存單元的輸入端input、上拉節(jié)點pu相連，用于在移位寄存單元輸入端input接收到有效信號時為上拉節(jié)點pu充電，上拉節(jié)點pu為輸入模塊10與自舉模塊30之間的連接節(jié)點。上拉模塊20與第一時鐘信號端clka、移位寄存單元的輸出端output和上拉節(jié)點pu相連，用于在上拉節(jié)點pu達到有效電位時，將移位寄存單元的輸出端output與第一時鐘信號端clka導通。自舉模塊30的兩端分別與上拉節(jié)點pu和移位寄存單元的輸出端output相連，且自舉模塊30的一端浮接時，自舉模塊30兩端之間的電壓保持不變，即，具有自舉作用。上拉控制模塊40與上拉節(jié)點pu相連，用于在上拉節(jié)點pu的電位高于所述有效電位時，對上拉節(jié)點pu放電。復位模塊50與復位端reset、上拉節(jié)點pu、移位寄存單元的輸出端output和無效信號端vss相連，用于在復位端reset接收到有效信號時，將上拉節(jié)點pu和移位寄存單元的輸出端output均與無效信號端vss導通。

其中，所述有效信號是能夠使得柵線所連接的薄膜晶體管開啟的信號。在本發(fā)明中以柵線連接的薄膜晶體管為n型晶體管，有效信號為高電平信號為例進行說明。同樣，所述有效電位為高電平電位。

在所述移位寄存單元的輸入階段，向移位寄存單元的輸入端input輸入有效信號，向第一時鐘信號端clka提供無效信號，從而使得輸入模塊10為上拉節(jié)點pu充電，上拉模塊20將輸出端output與第一時鐘信號端clk導通，輸出端output輸出無效信號；在輸出階段，向第一時鐘信號端clka輸入有效信號，上拉模塊20保持導通，移位寄存單元的輸出端output與第一時鐘信號端clka導通而輸出無效信號。在復位階段，向復位端reset輸入有效信號，使得復位模塊50將上拉節(jié)點pu和輸出端output均與無效信號端vss導通。其中，在輸出階段，輸入端input輸入無效信號，使得上拉節(jié)點pu浮接(floating)，因此，當輸出端output接收到第一時鐘信號端clka的有效信號時，自舉模塊30的自舉作用會使得上拉節(jié)點pu進一步升高；與此同時，由于上拉控制模塊40可以對上拉節(jié)點pu放電，因此，在輸出階段，上拉控制模塊40的放電作用對上拉節(jié)點pu的電位過高起到抑制作用，防止發(fā)生與上拉節(jié)點pu相連的晶體管的特性漂移，防止顯示不良。

進一步地，如圖2所示，所述移位寄存單元還包括下拉控制模塊60和下拉模塊70。下拉控制模塊60與第二時鐘信號端clkb、上拉節(jié)點pu、下拉節(jié)點pd、無效信號端vss相連，用于在第二時鐘信號端clkb接收到有效信號且上拉節(jié)點pu處于無效電位時，為下拉節(jié)點pd提供有效信號。下拉模塊70與下拉節(jié)點pd、上拉節(jié)點pu、移位寄存單元的輸出端output、無效信號端vss相連，用于在下拉節(jié)點pd接收到有效信號時，將上拉節(jié)點pu和移位寄存單元的輸出端output均與無效信號端vss導通。因此，在復位階段，第二時鐘信號端clkb輸入有效信號時，下拉節(jié)點pd達到有效電位，下拉模塊70將上拉節(jié)點pu和輸出端output均與無效信號端vss導通，保證對輸出端output輸出無效信號。

進一步地，所述移位寄存單元還包括降噪模塊80和輔助輸入模塊90。降噪模塊80與第二時鐘信號端clkb、所述移位寄存單元的輸出端output和無效信號端vss相連，用于在第二時鐘信號端clkb接收到有效信號時，將所述移位寄存單元的輸出端output與無效信號端vss導通。輔助輸入模塊90與第二時鐘信號端clkb、移位寄存單元的輸入端input、上拉節(jié)點pu相連，用于在第二時鐘信號端clkb接收到有效電平時，將所述移位寄存單元的輸入端input與上拉節(jié)點pu導通。在第二時鐘信號端clkb輸入有效信號時，降噪模塊80的設置可以直接將輸出端output與無效信號端vss導通，防止在非輸出階段輸出噪聲。輔助輸入模塊90能夠提高對上拉節(jié)點pu的充電能力，同時可以降低輸入模塊10內的晶體管的大小。

下面結合圖2和圖3對本發(fā)明提供的移位寄存單元各模塊的具體結構進行介紹。

輸入模塊10包括輸入晶體管m1，該輸入晶體管m1的柵極和第一極均與所述移位寄存單元的輸入端input相連，第二極與上拉節(jié)點pu相連。

上拉模塊20包括上拉晶體管m3，該上拉晶體管m3的柵極與上拉節(jié)點pu相連，第一極與第一時鐘信號端clka相連，第二極與所述移位寄存單元的輸出端output相連。

自舉模塊30包括第二電容c2，第二電容c2的兩端分別與上拉節(jié)點pu和所述移位寄存單元的輸出端output相連。

復位模塊50包括第一復位晶體管m2和第二復位晶體管m4。第一復位晶體管m2的柵極與復位端reset相連，第一極與上拉節(jié)點pu相連，第二極與無效信號端vss相連。第二復位晶體管m4的柵極與復位端reset相連，第一極與所述移位寄存單元的輸出端output相連，第二極與無效信號端vss相連。

上拉控制模塊40包括第一電容c1和上拉控制晶體管m14，上拉控制晶體管m14的柵極和第一極與第一電容c1的第一端相連，上拉控制晶體管m14的第二極與第二時鐘信號端clkb相連；第一電容c1的第二端與上拉節(jié)點pu相連。

下拉控制模塊60包括第一下拉控制晶體管m9、第二下拉控制晶體管m5、第三下拉控制晶體管m8和第四下拉控制晶體管m6。第一下拉控制晶體管m9的柵極和第一極均與第二時鐘信號端clkb相連，第一下拉控制晶體管m9的第二極與第二下拉控制晶體管m5的柵極相連；第二下拉控制晶體管m5的第一極與第二時鐘信號端clkb相連，第二下拉控制晶體管clkb的第二極與下拉節(jié)點pd相連；第三下拉控制晶體管m8和第四下拉控制晶體管m6的柵極均與上拉節(jié)點pu相連，第三下拉控制晶體管m8的第一極與第一下拉控制晶體管m9的第二極相連，第三下拉控制晶體管m8的第二極與無效信號端相連；第四下拉控制晶體管m6的第一極與下拉節(jié)點pd相連，第四下拉控制晶體管m6的第二極與無效信號端vss相連。

下拉模塊70包括第一下拉晶體管m10和第二下拉晶體管m11，第一下拉晶體管m10的柵極和第二下拉晶體管m11的柵極均與下拉節(jié)點pd相連，第一下拉晶體管m10的第一極與上拉節(jié)點pu相連，第一下拉晶體管m10的第二極與無效信號端vss相連；第二下拉晶體管m11的第一極與所述移位寄存單元的輸出端output相連，第二下拉晶體管m11的第二極與無效信號端vss相連。

降噪模塊80包括降噪晶體管m12，該降噪晶體管m12的柵極與第二時鐘信號端clkb相連，第一極與所述移位寄存單元的輸出端output相連，第二極與無效信號端vss相連。

輔助輸入模塊90包括輔助輸入晶體管m13，該輔助輸入晶體管m13的柵極與第二時鐘信號端clkb相連，第一極與所述移位寄存單元的輸入端input相連，第二極與上拉節(jié)點pu相連。

其中，上述各個晶體管可以均為n型晶體管，相應地，有效信號為高電平信號、無效信號為低電平信號；各晶體管的第一極為源極，第二極為漏極。當然，各個晶體管也可以均為p型晶體管，有效信號為低電平信號。下面以n型晶體管為例并結合圖3至圖5對所述移位寄存單元的工作過程進行介紹。

在輸入階段(如圖5中的t1階段)，向所述移位寄存單元的輸入端input、第二時鐘信號端clkb提供高電平信號，向第一時鐘信號端clka和復位端reset提供低電平信號。此時，輸入晶體管m1和輔助輸入晶體管m13開啟，上拉節(jié)點pu與輸入端input導通而達到高電平電位，由于第一電容c1的自舉作用，使得第一電容c1的第一端的電位升高，從而使得上拉控制晶體管m14開啟，第二時鐘信號端clkb與第一電容c1的第一端導通。同時，由于上拉節(jié)點pu達到高電平電位，而使得上拉晶體管m3開啟，輸出端output與第一時鐘信號端clka導通而輸出低電平信號。另外，由于上拉節(jié)點pu處于高電平電位，使得第三下拉控制晶體管m8和第四下拉控制晶體管m6開啟，下拉節(jié)點pd處于低電平電位，從而使得第一下拉晶體管m10和第二下拉晶體管m11均關斷；而降噪晶體管m12在第二時鐘信號端clkb的控制下開啟，保證輸出端output輸出低電平信號。此外，在此階段，復位端reset輸入低電平信號，第一復位晶體管m2和第二復位晶體管m4均關斷。

在輸出階段(如圖5中的t2階段)，向所述移位寄存單元的輸入端input、第二時鐘信號端clkb、復位端reset提供低電平信號，向第一時鐘信號端clka提供高電平信號。此時，由于上拉節(jié)點pu處于高電平電位，從而使得上拉晶體管m3導通，輸出端out與第一時鐘信號端clka導通而輸出有效信號。由于第二電容c2的自舉作用會使得上拉節(jié)點pu的電位進一步升高，而同時由于第一電容c1的自舉作用會使得上拉控制晶體管m14的柵極電位升高而使上拉控制晶體管m14開啟，上拉節(jié)點pu向第二時鐘信號端clkb放電，從而防止上拉節(jié)點pu的電位過高。實際應用中，可以通過設置第一電容c1與第二電容c2的電容值比例，或上拉控制晶體管m14和第一電容c1的大小，使得在輸出階段，既能夠降低上拉節(jié)點pu的電位，防止影響柵極與pu點相連的晶體管特性，也可能保證pu點的電位可以使得上拉晶體管m3的正常開啟。

在復位階段(如圖5中的t3階段)，向輸入端input、第一時鐘信號端clka提供低電平信號，向復位端reset和第二時鐘信號端clkb提供高電平信號，從而使得第一復位晶體管m2和第二復位晶體管m4開啟，上拉節(jié)點pu和輸出端output均與無效信號端vss導通，同時，第一下拉控制晶體管m9、第二下拉控制晶體管m5和降噪晶體管m12均開啟，下拉節(jié)點pd達到高電平電位，第一下拉晶體管m10、第二下拉晶體管m11均開啟，從而進一步保證輸出端output輸出低電平信號。另外，由于上拉節(jié)點pu電位降低，從而在第一電容c1的自舉作用下，上拉控制晶體管m14的柵極電位降低，上拉控制晶體管m14關斷。

在保持階段(如圖5中的t4階段)，向輸入端input、第二時鐘信號端clkb、復位端reset提供低電平信號，向第一時鐘信號端clka提供高電平信號，第一下拉控制晶體管m9和第二下拉控制晶體管m5均關斷，從而使得下拉節(jié)點pd達到低電平電位，在此階段，各個晶體管均處于關斷狀態(tài)，輸出端output保持低電平輸出。

在保持階段之后，向第二時鐘信號端clkb交替提供高低電平信號，向第一時鐘信號端clka提供與第二時鐘信號端clkb相位相反的信號。當?shù)诙r鐘信號端clkb接收到高電平信號時，第一下拉控制晶體管m9和第二下拉控制晶體管m5均開啟，下拉節(jié)點pd達到高電平電位，第一下拉晶體管m10和第二下拉晶體管m11均開啟，從而分別將下拉節(jié)點pu和輸出端的output的電位拉低；同時，降噪晶體管m12開啟，保證輸出端output的低電平輸出。當?shù)诙r鐘信號端clkb接收到低電平信號時，和保持階段相同地，輸出端output保持低電平輸出，從而通過第二時鐘信號端clkb交替的高低電平信號實現(xiàn)對上拉節(jié)點pu和輸出端output的交替下拉。

作為本發(fā)明的第二方面，提供一種上述移位寄存單元的驅動方法，結合圖3至圖5所示，所述驅動方法包括：

在輸入階段(圖5中的t1階段)，向所述移位寄存單元的輸入端input提供有效信號、向第一時鐘信號端clka提供無效信號，以通過輸入模塊10向上拉節(jié)點pu充電。

在輸出階段(圖5中的t2階段)，向移位寄存單元的輸入端input提供無效信號、向第一時鐘信號端clka提供有效信號，以使所述移位寄存單元的輸出端output與第一時鐘信號端clka導通，上拉節(jié)點pu的電位在自舉模塊30的自舉作用下升高；同時，利用上拉控制模塊40對上拉節(jié)點pu進行放電。

在復位階段(圖5中的t3階段)，向復位端reset提供有效信號，以使得上拉節(jié)點pu和所述移位寄存單元的輸出端output均與無效信號端reset導通，實現(xiàn)對上拉節(jié)點pu和輸出端output的復位。

當所述移位寄存單元包括上述第二時鐘信號端clkb、下拉控制模塊60、下拉模塊70時，所述驅動方法還包括：

在所述輸入階段和所述復位階段，向第二時鐘信號端clkb提供有效信號。

在所述復位階段之后的保持階段，向第二時鐘信號端clkb提供無效信號。

當上拉控制模塊40包括第一電容c1和上拉控制晶體管m14時，在輸出階段，利用上拉控制模塊40對上拉節(jié)點pu進行放電，包括：向第二時鐘信號端clkb提供無效信號，以使得上拉控制晶體管m14的柵極電位在第一電容c1的自舉作用下升高，從而使得上拉控制晶體管m14開啟，上拉節(jié)點pu與第二時鐘信號端clkb導通而放電。

移位寄存單元在各階段的具體工作過程已在上文進行描述，這里不再贅述。

作為本發(fā)明的第三個方面，提供一種柵極驅動電路，包括多個級聯(lián)的移位寄存單元，所述移位寄存單元為上述移位寄存單元。其中，第n級移位寄存單元的輸出端與第n-1級移位寄存單元的復位端相連、同時與第n+1級移位寄存單元的輸入端相連，從而使得上一級移位寄存單元輸出有效信號時，下一級移位寄存單元的輸入端接收到有效信號；下一級移位寄存單元的輸出端輸出有效信號時，上一級移位寄存單元的復位端接收到有效信號，進而實現(xiàn)逐行輸出有效信號。其中，n為大于1且小于移位寄存單元總數(shù)的整數(shù)。

作為本發(fā)明的第三個方面，提供一種顯示裝置，包括上述柵極驅動電路。

由于所述移位寄存單元能夠在輸出階段對上拉節(jié)點放電，能夠對上拉節(jié)點電位升高起到抑制作用，從而防止柵極與上拉節(jié)點相連的晶體管發(fā)生特性漂移，因此，所述柵極驅動電路的輸出更加準確，改善顯示裝置的顯示效果。

可以理解的是，以上實施方式僅僅是為了說明本發(fā)明的原理而采用的示例性實施方式，然而本發(fā)明并不局限于此。對于本領域內的普通技術人員而言，在不脫離本發(fā)明的精神和實質的情況下，可以做出各種變型和改進，這些變型和改進也視為本發(fā)明的保護范圍。