本發(fā)明涉及顯示技術(shù)領(lǐng)域，具體地，涉及移位寄存器單元及其驅(qū)動方法、移位寄存器以及顯示裝置。

背景技術(shù)：

目前，在顯示面板的技術(shù)領(lǐng)域，有機(jī)發(fā)光二極管(Organic Light Emitting Diode，簡稱OLED)顯示面板發(fā)展迅速，同時陣列基板上的移位寄存器技術(shù)也隨之有了很大的進(jìn)步。一種常見的移位寄存器電路是柵極驅(qū)動電路。柵極驅(qū)動電路向與每一行像素連接的柵線依次輸出柵極掃描信號。柵極掃描信號控制像素驅(qū)動電路來驅(qū)動OLED發(fā)光。由于像素驅(qū)動電路中的驅(qū)動晶體管的閾值電壓會隨著時間漂移，因此像素驅(qū)動電路通常都會在OLED的發(fā)光準(zhǔn)備階段補(bǔ)償該閾值電壓，以使流過OLED的電流與閾值電壓無關(guān)。而在控制像素驅(qū)動電路的過程中可以使用另一個移位寄存器電路來控制OLED的發(fā)光時間和時序。

技術(shù)實(shí)現(xiàn)要素：

本文中描述的實(shí)施例提供了一種輸出信號的占空比可調(diào)并且電路結(jié)構(gòu)簡單的移位寄存器單元及其驅(qū)動方法、移位寄存器以及顯示裝置。

根據(jù)本發(fā)明的第一方面，提供了一種移位寄存器單元。該移位寄存器單元包括輸入模塊、第一控制模塊、第二控制模塊、第一保持模塊、第二保持模塊和輸出模塊。輸入模塊被配置為根據(jù)來自輸入端的輸入信號和來自第一時鐘信號端的第一時鐘信號來控制第一節(jié)點(diǎn)的電壓。第一控制模塊被配置為根據(jù)來自第一電壓端的第一電壓、第一時鐘信號和第一節(jié)點(diǎn)的電壓來控制第二節(jié)點(diǎn)的電壓。第二控制模塊被配置為根據(jù)第二節(jié)點(diǎn)的電壓和來自第二時鐘信號端的第二時鐘信號來控制第三節(jié)點(diǎn)的電壓。第一保持模塊被配置為根據(jù)來自第二電壓端的第二電壓和第三節(jié)點(diǎn)的電壓來保持第一節(jié)點(diǎn)的電壓。第二保持模塊被配置為保持第二節(jié)點(diǎn)和第三節(jié)點(diǎn)的電壓。輸出模塊被配置為在第一節(jié)點(diǎn)和第三節(jié)點(diǎn)的電壓的控制下從輸出端輸出第一電壓或第二電壓。

在本發(fā)明的實(shí)施例中，輸入模塊包括第一晶體管。第一晶體管的控制極耦接第一時鐘信號端，第一晶體管的第一極耦接輸入端，第一晶體管的第二極耦接第一節(jié)點(diǎn)。

在本發(fā)明的實(shí)施例中，第一控制模塊包括第二晶體管和第三晶體管。第二晶體管的控制極耦接第一時鐘信號端，第二晶體管的第一極耦接第一電壓端，第二晶體管的第二極耦接第二節(jié)點(diǎn)。第三晶體管的控制極耦接第一節(jié)點(diǎn)，第三晶體管的第一極耦接第一時鐘信號端，第三晶體管的第二極耦接第二節(jié)點(diǎn)。

在本發(fā)明的實(shí)施例中，第二控制模塊包括第四晶體管。第四晶體管的控制極耦接第二節(jié)點(diǎn)，第四晶體管的第一極耦接第二時鐘信號端，第四晶體管的第二極耦接第三節(jié)點(diǎn)。

在本發(fā)明的實(shí)施例中，第一保持模塊包括第一電容器和第五晶體管。第一電容器的第一端耦接第二電壓端，第一電容器的第二端耦接第一節(jié)點(diǎn)。第五晶體管的控制極耦接第三節(jié)點(diǎn)，第五晶體管的第一極耦接第二電壓端，第五晶體管的第二極耦接第一節(jié)點(diǎn)。

在本發(fā)明的實(shí)施例中，第二保持模塊包括第二電容器。第二電容器的第一端耦接第二節(jié)點(diǎn)，第二電容器的第二端耦接第三節(jié)點(diǎn)。

在本發(fā)明的進(jìn)一步的實(shí)施例中，第二保持模塊還包括第三電容器。第三電容器的第一端耦接第三節(jié)點(diǎn)，第三電容器的第二端耦接第二電壓端。

在本發(fā)明的實(shí)施例中，輸出模塊包括第六晶體管和第七晶體管。第六晶體管的控制極耦接第一節(jié)點(diǎn)，第六晶體管的第一極耦接第一電壓端，第六晶體管的第二極耦接輸出端。第七晶體管的控制極耦接第三節(jié)點(diǎn)，第七晶體管的第一極耦接第二電壓端，第七晶體管的第二極耦接輸出端。

在本發(fā)明的實(shí)施例中，移位寄存器單元中的所有晶體管都為P型晶體管，第一電壓端提供低電壓信號，第二電壓端提供高電壓信號。

在本發(fā)明的實(shí)施例中，移位寄存器單元中的所有晶體管都為N型晶體管，第一電壓端提供高電壓信號，第二電壓端提供低電壓信號。

在本發(fā)明的實(shí)施例中，第一時鐘信號和第二時鐘信號具有相同的時鐘周期和振幅且相位相反，并且第一時鐘信號與第二時鐘信號的占空比均為1/2。

根據(jù)本發(fā)明的第二方面，提供了一種驅(qū)動如上所述的移位寄存器單元的驅(qū)動方法。移位寄存器單元的輸入信號具有第一電壓和第二電壓。輸入信號處于第二電壓的持續(xù)時間是第一時鐘信號的脈寬的N倍。N為奇數(shù)。該驅(qū)動方法包括下列階段。在第一階段，向輸入端輸入第二電壓，向第一時鐘信號端輸入第一電壓，向第二時鐘信號端輸入第二電壓，以向第一節(jié)點(diǎn)提供第二電壓，向第二節(jié)點(diǎn)提供第一電壓，向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第一電壓。在第二至N階段，保持第二節(jié)點(diǎn)的電壓以使第三節(jié)點(diǎn)的電壓隨著第二時鐘信號端的電壓變化，從輸出端輸出第二電壓。在第N+1階段，向輸入端輸入第一電壓，保持第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第二電壓。在第N+2階段，向第一節(jié)點(diǎn)提供輸入信號，保持第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第一電壓。在第N+3階段，保持第一節(jié)點(diǎn)和第三節(jié)點(diǎn)的電壓，并向第二節(jié)點(diǎn)提供第一時鐘信號，從輸出端繼續(xù)輸出第一電壓。

在本發(fā)明的進(jìn)一步的實(shí)施例中，N被設(shè)置為3，驅(qū)動方法包括下列階段。在第一階段，向輸入端輸入第二電壓，向第一時鐘信號端輸入第一電壓，向第二時鐘信號端輸入第二電壓，以向第一節(jié)點(diǎn)提供第二電壓，向第二節(jié)點(diǎn)提供第一電壓，向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第一電壓。在第二階段，保持第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第二電壓。在第三階段，保持第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端繼續(xù)輸出第二電壓。在第四階段，向輸入端輸入第一電壓，保持第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端繼續(xù)輸出第二電壓。在第五階段，向第一節(jié)點(diǎn)提供輸入信號，保持第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第一電壓。在第六階段，保持第一節(jié)點(diǎn)和第三節(jié)點(diǎn)的電壓，并向第二節(jié)點(diǎn)提供第一時鐘信號，從輸出端繼續(xù)輸出第一電壓。

根據(jù)本發(fā)明的第三方面，提供了一種移位寄存器，其包括多個級聯(lián)的如上所述的移位寄存器單元。任一級移位寄存器單元的輸入端耦接上一級移位寄存器單元的輸出端，且第一時鐘信號與上一級移位寄存器單元的第一時鐘信號互為反相信號。第一級移位寄存器單元的輸入端被輸入起始信號。

根據(jù)本發(fā)明的第四方面，提供了一種陣列基板，其包括如上所述的移位寄存器。

根據(jù)本發(fā)明的第五方面，提供了一種顯示面板，其包括如上所述的陣列基板。

在本發(fā)明的實(shí)施例中，顯示面板是LCD顯示面板或OLED顯示面板。

根據(jù)本發(fā)明的第六方面，提供了一種顯示裝置，其包括如上所述的顯示面板。

本發(fā)明的實(shí)施例提供了一種結(jié)構(gòu)簡單的移位寄存器單元。該移位寄存器單元采用的晶體管數(shù)量少，可以減少陣列基板的版圖面積，有利于實(shí)現(xiàn)高分辨率的產(chǎn)品。另外，根據(jù)本發(fā)明的實(shí)施例移位寄存器單元可以實(shí)現(xiàn)占空比可調(diào)的輸出信號。

附圖說明

為了更清楚地說明本發(fā)明的實(shí)施例的技術(shù)方案，下面將對實(shí)施例的附圖進(jìn)行簡要說明，應(yīng)當(dāng)知道，以下描述的附圖僅僅涉及本發(fā)明的一些實(shí)施例，而非對本發(fā)明的限制，其中：

圖1是根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元的示意性框圖；

圖2是根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元的示例性電路圖；

圖3是如圖2所示的移位寄存器單元的各信號的時序圖；

圖4是根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元在第一階段和第三階段的示例性等效電路圖；

圖5是根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元在第二階段和第四階段的示例性等效電路圖；

圖6是根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元在第五階段的示例性等效電路圖；

圖7是根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元在第六階段的示例性等效電路圖；

圖8是根據(jù)本發(fā)明的另一實(shí)施例的移位寄存器單元的示例性電路圖；

圖9是根據(jù)本發(fā)明的實(shí)施例的驅(qū)動如圖1所示的移位寄存器單元的驅(qū)動方法的示意性流程圖；

圖10是根據(jù)本發(fā)明的實(shí)施例的驅(qū)動如圖1所示的移位寄存器單元的驅(qū)動方法的一個示例的示意性流程圖；

圖11是根據(jù)本發(fā)明的實(shí)施例的移位寄存器的示例性電路圖。

具體實(shí)施方式

為了使本發(fā)明的實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖，對本發(fā)明的實(shí)施例的技術(shù)方案進(jìn)行清楚、完整的描述。顯然，所描述的實(shí)施例是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例。基于所描述的本發(fā)明的實(shí)施例，本領(lǐng)域技術(shù)人員在無需創(chuàng)造性勞動的前提下所獲得的所有其它實(shí)施例，也都屬于本發(fā)明保護(hù)的范圍。

除非另外定義，否則在此使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)具有與本發(fā)明主題所屬領(lǐng)域的技術(shù)人員所通常理解的相同含義。進(jìn)一步將理解的是，諸如在通常使用的詞典中定義的那些的術(shù)語應(yīng)解釋為具有與說明書上下文和相關(guān)技術(shù)中它們的含義一致的含義，并且將不以理想化或過于正式的形式來解釋，除非在此另外明確定義。如在此所使用的，將兩個或更多部分“連接”或“耦接”到一起的陳述應(yīng)指這些部分直接結(jié)合到一起或通過一個或多個中間部件結(jié)合。

在本發(fā)明的所有實(shí)施例中，由于晶體管的源極和漏極(發(fā)射極和集電極)是對稱的，并且N型晶體管和P型晶體管的源極和漏極(發(fā)射極和集電極)之間的導(dǎo)通電流方向相反，因此在本發(fā)明的實(shí)施例中，統(tǒng)一將晶體管的受控中間端稱為控制極，信號輸入端稱為第一極，信號輸出端稱為第二極。本發(fā)明的實(shí)施例中所采用的晶體管主要是開關(guān)晶體管。另外，諸如“第一”和“第二”的術(shù)語僅用于將一個部件(或部件的一部分)與另一個部件(或部件的另一部分)區(qū)分開。

圖1示出根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元100的示意性框圖。如圖1所示，移位寄存器單元100包括輸入模塊110、第一控制模塊120、第二控制模塊130、第一保持模塊140、第二保持模塊150和輸出模塊160。

輸入模塊110連接到第一控制模塊120、第一保持模塊140和輸出模塊160，并被配置為根據(jù)來自輸入端STV的輸入信號和來自第一時鐘信號端CLK1的第一時鐘信號來控制第一節(jié)點(diǎn)N1的電壓。

第一控制模塊120連接到輸入模塊110、第二控制模塊130、第一保持模塊140、第二保持模塊150和輸出模塊160，并被配置為根據(jù)來自第一電壓端V1的第一電壓、第一時鐘信號和第一節(jié)點(diǎn)N1的電壓來控制第二節(jié)點(diǎn)N2的電壓。

第二控制模塊130連接到第一控制模塊120、第一保持模塊140、第二保持模塊150和輸出模塊160，并被配置為根據(jù)第二節(jié)點(diǎn)N2的電壓和來自第二時鐘信號端CLK2的第二時鐘信號來控制第三節(jié)點(diǎn)N3的電壓。

第一保持模塊140連接到輸入模塊110、第一控制模塊120、第二控制模塊130、第二保持模塊150和輸出模塊160，并被配置為根據(jù)來自第二電壓端V2的第二電壓和第三節(jié)點(diǎn)N3的電壓來保持第一節(jié)點(diǎn)N1的電壓。

第二保持模塊150連接到第一控制模塊120、第二控制模塊130、第一保持模塊140和輸出模塊160，并被配置為保持第二節(jié)點(diǎn)N2和第三節(jié)點(diǎn)N3的電壓。

輸出模塊160連接到輸入模塊110、第一控制模塊120、第二控制模塊130、第一保持模塊140和第二保持模塊150，并被配置為在第一節(jié)點(diǎn)N1和第三節(jié)點(diǎn)N3的電壓的控制下從輸出端OUT輸出第一電壓或第二電壓。

根據(jù)本實(shí)施例的移位寄存器單元能夠輸出與輸入信號的占空比相同的輸出信號，并將該輸出信號作為下一級移位寄存器單元的輸入信號，從而實(shí)現(xiàn)占空比可調(diào)的移位寄存器電路。

圖2示出根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元100的示例電路圖。如圖2所示，輸入模塊110包括第一晶體管T1。第一晶體管T1的控制極耦接第一時鐘信號端CLK1，第一晶體管T1的第一極耦接輸入端STV，第一晶體管T1的第二極耦接第一節(jié)點(diǎn)N1。

第一控制模塊120包括第二晶體管T2和第三晶體管T3。第二晶體管T2的控制極耦接第一時鐘信號端CLK1，第二晶體管T2的第一極耦接第一電壓端V1，第二晶體管T2的第二極耦接第二節(jié)點(diǎn)N2。第三晶體管T3的控制極耦接第一節(jié)點(diǎn)N1，第三晶體管T3的第一極耦接第一時鐘信號端CLK1，第三晶體管T3的第二極耦接第二節(jié)點(diǎn)N2。

第二控制模塊130包括第四晶體管T4。第四晶體管T4的控制極耦接第二節(jié)點(diǎn)N2，第四晶體管T4的第一極耦接第二時鐘信號端CLK2，第四晶體管T4的第二極耦接第三節(jié)點(diǎn)N3。

第一保持模塊140包括第一電容器C1和第五晶體管T5。第一電容器C1的第一端耦接第二電壓端V2，第一電容器C1的第二端耦接第一節(jié)點(diǎn)N1。第五晶體管T5的控制極耦接第三節(jié)點(diǎn)N3，第五晶體管T5的第一極耦接第二電壓端V2，第五晶體管T5的第二極耦接第一節(jié)點(diǎn)N1。

第二保持模塊150包括第二電容器C2。第二電容器C2的第一端耦接第二節(jié)點(diǎn)N2，第二電容器C2的第二端耦接第三節(jié)點(diǎn)N3。

輸出模塊160包括第六晶體管T6和第七晶體管T7。第六晶體管T6的控制極耦接第一節(jié)點(diǎn)N1，第六晶體管T6的第一極耦接第一電壓端V1，第六晶體管T6的第二極耦接輸出端OUT。第七晶體管T7的控制極耦接第三節(jié)點(diǎn)N3，第七晶體管T7的第一極耦接第二電壓端V2，第七晶體管T7的第二極耦接輸出端OUT。

根據(jù)本實(shí)施例的移位寄存器單元結(jié)構(gòu)簡單，采用的晶體管數(shù)量少，可以減少陣列基板的版圖面積，有利于實(shí)現(xiàn)高分辨率的產(chǎn)品。并且該移位寄存器單元可以實(shí)現(xiàn)占空比可調(diào)的輸出信號。

圖3示出如圖2所示的移位寄存器單元100的各信號的時序圖。下面結(jié)合圖3所示的時序圖，對如圖2所示的移位寄存器單元100的工作過程進(jìn)行詳細(xì)描述。在以下的描述中，假定所有晶體管都是P型晶體管，第一電壓信號端V1輸出低電壓信號VGL，第二電壓信號端V2輸出高電壓信號VGH。向第一時鐘信號端CLK1輸入第一時鐘信號CK。向第二時鐘信號端CLK2輸入第二時鐘信號CKB。第一時鐘信號CK和第二時鐘信號CKB具有相同的時鐘周期和振幅且相位相反，并且第一時鐘信號CK與第二時鐘信號CKB的占空比均為1/2。輸入信號的高電壓信號VGH的持續(xù)時間是第一時鐘信號的脈寬的三倍。在下面的實(shí)施例中，“0”表示低電壓；“1”表示高電壓。

在第一階段t1，STV＝1，CK＝0，CKB＝1。本階段的移位寄存器單元100的等效電路圖如圖4所示，其中晶體管上的斜線表示該晶體管處于關(guān)閉狀態(tài)。

向輸入端STV輸入高電壓信號VGH。向第一時鐘信號端CLK1輸入低電壓信號VGL，第一晶體管T1打開，從而使得第一節(jié)點(diǎn)N1的電壓為高電壓。由于第一節(jié)點(diǎn)N1為高電壓，所以第三晶體管T3和第六晶體管T6都關(guān)閉。另外，第一時鐘信號端CLK1的低電壓信號VGL將第二晶體管T2打開，從而使得第二節(jié)點(diǎn)N2的電壓為低電壓。第二節(jié)點(diǎn)N2的低電壓將第四晶體管T4打開，從而將來自第二時鐘信號端CLK2的高電壓輸入到第三節(jié)點(diǎn)N3。由于第三節(jié)點(diǎn)N3為高電壓，所以第五晶體管T5和第七晶體管T7都關(guān)閉。因?yàn)榈诹w管T6和第七晶體管T7都關(guān)閉，所以輸出端OUT保持上一階段的電壓，即為低電壓。

在第二階段t2，STV＝1，CK＝1，CKB＝0。本階段的移位寄存器單元100的等效電路圖如圖5所示。

向輸入端STV輸入高電壓信號VGH。向第一時鐘信號端CLK1輸入高電壓信號VGH，第一晶體管T1關(guān)閉。第一節(jié)點(diǎn)N1的電壓由第一電容器C1保持為高電壓。由于第一節(jié)點(diǎn)N1為高電壓，所以第三晶體管T3和第六晶體管T6都關(guān)閉。另外，來自第一時鐘信號端CLK1的高電壓信號VGH將第二晶體管T2關(guān)閉。第二節(jié)點(diǎn)N2的電壓由第二電容器C2保持為低電壓。第二節(jié)點(diǎn)N2的低電壓使第四晶體管T4繼續(xù)打開，從而將來自第二時鐘信號端CLK2的低電壓信號VGL輸入到第三節(jié)點(diǎn)N3。由于第三節(jié)點(diǎn)N3變?yōu)榈碗妷?，所以第五晶體管T5和第七晶體管T7都打開，并且第二節(jié)點(diǎn)N2的電壓由于第二電容器C2而被二次拉低，從而更充分地打開第四晶體管T4。在第五晶體管T5打開的情況下，來自第二電壓端V2的高電壓信號VGH對第一電容器C1充電，從而幫助保持第一節(jié)點(diǎn)N1的高電壓。因?yàn)榈诹w管T6關(guān)閉而第七晶體管T7打開，所以輸出端OUT輸出來自第二電壓端V2的高電壓VGH。

在第三階段t3，STV＝1，CK＝0，CKB＝1。本階段的移位寄存器單元100的等效電路圖如圖4所示。

向輸入端STV輸入高電壓信號VGH。向第一時鐘信號端CLK1輸入低電壓信號VGL，第一晶體管T1打開，從而使得第一節(jié)點(diǎn)N1的電壓為高電壓。由于第一節(jié)點(diǎn)N1為高電壓，所以第三晶體管T3和第六晶體管T6都關(guān)閉。另外，第一時鐘信號端CLK1的低電壓信號VGL將第二晶體管T2打開，從而使得第二節(jié)點(diǎn)N2的電壓為低電壓。第二節(jié)點(diǎn)N2的低電壓將第四晶體管T4打開，從而將來自第二時鐘信號端CLK2的高電壓輸入到第三節(jié)點(diǎn)N3。由于第三節(jié)點(diǎn)N3為高電壓，所以第五晶體管T5和第七晶體管T7都關(guān)閉。因?yàn)榈诹w管T6和第七晶體管T7都關(guān)閉，所以輸出端OUT保持上一階段的電壓，即為高電壓VGH。

在第四階段t4，STV＝0，CK＝1，CKB＝0。本階段的移位寄存器單元100的等效電路圖如圖5所示。

向輸入端STV輸入低電壓信號VGL。向第一時鐘信號端CLK1輸入高電壓信號VGH，第一晶體管T1關(guān)閉。第一節(jié)點(diǎn)N1的電壓由第一電容器C1保持為高電壓。由于第一節(jié)點(diǎn)N1為高電壓，所以第三晶體管T3和第六晶體管T6都關(guān)閉。另外，第一時鐘信號端CLK1的高電壓信號VGH將第二晶體管T2關(guān)閉。第二節(jié)點(diǎn)N2的電壓由第二電容器C2保持為低電壓。第二節(jié)點(diǎn)N2的低電壓使第四晶體管T4繼續(xù)打開，從而將來自第二時鐘信號端CLK2的低電壓輸入到第三節(jié)點(diǎn)N3。由于第三節(jié)點(diǎn)N3變?yōu)榈碗妷?，所以第五晶體管T5和第七晶體管T7都打開，并且第二節(jié)點(diǎn)N2的電壓由于第二電容器C2而被二次拉低，從而更充分地打開第四晶體管T4。在第五晶體管T5打開的情況下，來自第二電壓端V2的高電壓對第一電容器C1充電，從而幫助保持第一節(jié)點(diǎn)N1的高電壓。因?yàn)榈诹w管T6關(guān)閉而第七晶體管T7打開，所以輸出端OUT輸出來自第二電壓端V2的高電壓。

在第五階段t5，STV＝0，CK＝0，CKB＝1。本階段的移位寄存器單元100的等效電路圖如圖6所示。

向輸入端STV輸入低電壓信號VGL。向第一時鐘信號端CLK1輸入低電壓信號VGL，第一晶體管T1打開，從而使得第一節(jié)點(diǎn)N1的電壓為低電壓。由于第一節(jié)點(diǎn)N1為低電壓，所以第三晶體管T3和第六晶體管T6都打開。另外，第一時鐘信號端CLK1的低電壓信號VGL將第二晶體管T2打開，從而使得第二節(jié)點(diǎn)N2的電壓為低電壓。第二節(jié)點(diǎn)N2的低電壓將第四晶體管T4打開，從而將來自第二時鐘信號端CLK2的高電壓輸入到第三節(jié)點(diǎn)N3。由于第三節(jié)點(diǎn)N3為高電壓，所以第五晶體管T5和第七晶體管T7都關(guān)閉。因?yàn)榈诹w管T6打開而第七晶體管T7關(guān)閉，所以輸出端OUT輸出來自第一電壓端V1的低電壓。

在第六階段t6，STV＝0，CK＝1，CKB＝0。本階段的移位寄存器單元100的等效電路圖如圖7所示。

向輸入端STV輸入低電壓信號VGL。向第一時鐘信號端CLK1輸入高電壓信號VGH，第一晶體管T1關(guān)閉。第一節(jié)點(diǎn)N1的電壓由第一電容器C1保持為低電壓。由于第一節(jié)點(diǎn)N1為低電壓，所以第三晶體管T3和第六晶體管T6都打開。另外，第一時鐘信號端CLK1的高電壓信號VGH將第二晶體管T2關(guān)閉。來自第一時鐘信號端CLK1的高電壓經(jīng)由第三晶體管T3輸入到第二節(jié)點(diǎn)N2，使其電壓變?yōu)楦唠妷?。第二?jié)點(diǎn)N2的高電壓使第四晶體管T4關(guān)閉。第三節(jié)點(diǎn)N3由第二電容器C2保持為高電壓。由于第三節(jié)點(diǎn)N3為高電壓，所以第五晶體管T5和第七晶體管T7都關(guān)閉。因?yàn)榈诹w管T6打開而第七晶體管T7關(guān)閉，所以輸出端OUT輸出來自第一電壓端V1的低電壓。

從圖3中可見，根據(jù)本實(shí)施例的移位寄存器單元能夠輸出與輸入信號的占空比相同的輸出信號，并將該輸出信號作為下一級移位寄存器單元的輸入信號，從而實(shí)現(xiàn)占空比可調(diào)的移位寄存器電路。例如，如果輸入信號的高電壓信號的持續(xù)時間是第一時鐘信號的脈寬的N倍，則輸出信號的高電壓信號的持續(xù)時間也是第一時鐘信號的脈寬的N倍。此外，還可以根據(jù)輸入信號的占空比來將根據(jù)本實(shí)施例的移位寄存器單元應(yīng)用于不同功能的移位寄存器中。例如，如果設(shè)置輸入信號的高電壓信號的持續(xù)時間僅為時鐘信號的脈寬的一倍，則可將該移位寄存器單元應(yīng)用于控制柵極掃描信號的移位寄存器中。如果設(shè)置輸入信號的高電壓信號的持續(xù)時間為時鐘信號的脈寬的多倍，則可將該移位寄存器單元應(yīng)用于控制OLED的發(fā)光時間和時序的移位寄存器中。

本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，在本實(shí)施例的一個替代實(shí)施例中，如圖2所示的移位寄存器單元100中的晶體管也可以都是N型晶體管。在這種情況下，第一電壓信號端V1輸出高電平信號VGH，第二電壓信號端V2輸出低電平信號VGL。第一時鐘信號CK和第二時鐘信號CKB具有相同的時鐘周期和振幅但是相位相反，并且第一時鐘信號CK與第二時鐘信號CKB的占空比均為1/2。在該替代實(shí)施例中，各信號在各個階段的電平(未示出)與圖3中示出的各信號在各個階段的電平相反。

此外，本領(lǐng)域的技術(shù)人員還應(yīng)當(dāng)理解，在本實(shí)施例的其它替代實(shí)施例中，還可以不僅僅使用單一類型的晶體管，即，可以設(shè)置部分晶體管為N型晶體管，部分晶體管為P型晶體管。基于本發(fā)明實(shí)施例的任何變型和修改都應(yīng)該落入本發(fā)明的保護(hù)范圍內(nèi)。

圖8是根據(jù)本發(fā)明的另一實(shí)施例的移位寄存器單元100的示例性電路圖。在圖8中的移位寄存器單元100與圖2中的移位寄存器單元100的區(qū)別在于，在第二保持模塊150中增加了第三電容器C3。第三電容器C3的第一端耦接第三節(jié)點(diǎn)N3，第三電容器C3的第二端耦接第二電壓端V2。由于第三電容器C3的第二端為固定電壓，因此能夠更好地保持第三節(jié)點(diǎn)N3的電壓，以更好地維持移位寄存器單元的工作穩(wěn)定。

通過以上描述可以看出，根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元的結(jié)構(gòu)簡單，可采用較少數(shù)量的晶體管實(shí)現(xiàn)，從而能夠減少版圖面積。另外，根據(jù)本發(fā)明的實(shí)施例的移位寄存器單元可以實(shí)現(xiàn)占空比可調(diào)的輸出信號。

圖9示出根據(jù)本發(fā)明的實(shí)施例的驅(qū)動如圖1所示的移位寄存器單元100的驅(qū)動方法的示意性流程圖。在本實(shí)施例中，移位寄存器單元100的輸入信號具有第一電壓和第二電壓。輸入信號處于第二電壓的持續(xù)時間是第一時鐘信號的脈寬的N倍。在這里，N為奇數(shù)。該驅(qū)動方法包括下列階段。

在步驟S902，在第一階段，向輸入端輸入第二電壓，向第一時鐘信號端輸入第一電壓，向第二時鐘信號端輸入第二電壓，以向第一節(jié)點(diǎn)提供第二電壓，向第二節(jié)點(diǎn)提供第一電壓，向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第一電壓。

在步驟S904，在第二至N階段，向輸入端輸入第二電壓，保持第二節(jié)點(diǎn)的電壓以使第三節(jié)點(diǎn)的電壓隨著第二時鐘信號端的電壓變化，從輸出端輸出第二電壓。

在步驟S906，在第N+1階段，向輸入端輸入第一電壓，向第一時鐘信號端輸入第二電壓，向第二時鐘信號端輸入第一電壓，以保持第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第二電壓。

在步驟S908，在第N+2階段，向輸入端輸入第一電壓，向第一時鐘信號端輸入第一電壓，向第二時鐘信號端輸入第二電壓，以向第一節(jié)點(diǎn)提供輸入信號，保持第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第一電壓。

在步驟S910，在第N+3階段，向輸入端輸入第一電壓，向第一時鐘信號端輸入第二電壓，向第二時鐘信號端輸入第一電壓，以保持第一節(jié)點(diǎn)和第三節(jié)點(diǎn)的電壓，并向第二節(jié)點(diǎn)提供第一時鐘信號，從輸出端繼續(xù)輸出第一電壓。

圖10是圖9所示的驅(qū)動方法的一個示例的示意性流程圖。在本示例中，N被設(shè)置為3。

在步驟S1002，在第一階段，向輸入端輸入第二電壓，向第一時鐘信號端輸入第一電壓，向第二時鐘信號端輸入第二電壓，以向第一節(jié)點(diǎn)提供第二電壓，向第二節(jié)點(diǎn)提供第一電壓，向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第一電壓。

在步驟S1004，在第二階段，向輸入端輸入第二電壓，向第一時鐘信號端輸入第二電壓，向第二時鐘信號端輸入第一電壓，以保持第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第二電壓。

在步驟S1006，在第三階段，向輸入端輸入第二電壓，向第一時鐘信號端輸入第一電壓，向第二時鐘信號端輸入第二電壓，以保持第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端繼續(xù)輸出第二電壓。

在步驟S1008，在第四階段，向輸入端輸入第一電壓，向第一時鐘信號端輸入第二電壓，向第二時鐘信號端輸入第一電壓，以保持第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端繼續(xù)輸出第二電壓。

在步驟S1010，在第五階段，向輸入端輸入第一電壓，向第一時鐘信號端輸入第一電壓，向第二時鐘信號端輸入第二電壓，以向第一節(jié)點(diǎn)提供輸入信號，保持第二節(jié)點(diǎn)的電壓，并向第三節(jié)點(diǎn)提供第二時鐘信號，從輸出端輸出第一電壓。

在步驟S1012，在第六階段，向輸入端輸入第一電壓，向第一時鐘信號端輸入第二電壓，向第二時鐘信號端輸入第一電壓，以保持第一節(jié)點(diǎn)和第三節(jié)點(diǎn)的電壓，并向第二節(jié)點(diǎn)提供第一時鐘信號，從輸出端繼續(xù)輸出第一電壓。

在本實(shí)施例的一個示例中，移位寄存器單元100中的晶體管都為P型晶體管，并且第一電壓為低電壓，第二電壓為高電壓。

在本實(shí)施例的另一個示例中，移位寄存器單元100中的晶體管都為N型晶體管，并且第一電壓為高電壓，第二電壓為低電壓。

圖11是根據(jù)本發(fā)明的實(shí)施例的移位寄存器1100的示例性電路圖。如圖11所示，移位寄存器1100可包括多個級聯(lián)的移位寄存器單元R1、R2、……、Rn、……。在此，n表示移位寄存器1100中的多個級聯(lián)的移位寄存器單元100中的某一級移位寄存器單元，并不表示移位寄存器1100所包括的移位寄存器單元的總數(shù)。

在該實(shí)施例中，第n級移位寄存器單元Rn是如圖1、圖2或圖8所示的移位寄存器單元100中的任一種。第n級移位寄存器單元Rn的輸入端STV耦接上一級移位寄存器單元的輸出端OUT，第一時鐘信號端CLK1耦接上一級移位寄存器單元的第二時鐘信號端CLK2，第二時鐘信號端CLK2耦接上一級移位寄存器單元的第一時鐘信號端CLK1。第一級移位寄存器單元R1的輸入端STV被輸入起始信號。

例如，當(dāng)n＝1時，第一級移位寄存器單元R1的輸入端STV輸入起始信號，第一級移位寄存器單元R1的輸出端OUT耦接第二級移位寄存器單元的輸入端STV。向第一級移位寄存器單元R1的第一時鐘信號端CLK1輸入第一時鐘信號CK。向第一級移位寄存器單元R1的第二時鐘信號端CLK2輸入第二時鐘信號CKB。

當(dāng)n＝2時，第二級移位寄存器單元R2的輸入端STV耦接第一級移位寄存器單元R1的輸出端OUT，第二級移位寄存器單元R2的輸出端OUT耦接第三級移位寄存器單元的輸入端STV。向第二級移位寄存器單元R2的第一時鐘信號端CLK1輸入第二時鐘信號CKB。向第二級移位寄存器單元R2的第二時鐘信號端CLK2輸入第一時鐘信號CK。

隨后的移位寄存器的連接方式以此類推，不再贅述。

各級移位寄存器單元輸入的第一時鐘信號和第二時鐘信號具有相同的時鐘周期和振幅且相位相反。在一個示例中，第一時鐘信號與第二時鐘信號的占空比均為1/2。

根據(jù)本發(fā)明的實(shí)施例的移位寄存器可以用作提供柵極掃描信號的移位寄存器，以用于液晶顯示面板或者OLED顯示面板。

另外，根據(jù)本發(fā)明的實(shí)施例的移位寄存器也可以用作控制OLED的發(fā)光時間和時序的移位寄存器，以用于OLED顯示面板。

此外，本發(fā)明實(shí)施例還提供了一種顯示裝置，其包括根據(jù)上述實(shí)施例的移位寄存器。根據(jù)本發(fā)明實(shí)施例的顯示裝置可以應(yīng)用于任何具有顯示功能的產(chǎn)品，例如，電子紙、手機(jī)、平板電腦、電視機(jī)、筆記本電腦、數(shù)碼相框或?qū)Ш絻x等。

除非上下文中另外明確地指出，否則在本文和所附權(quán)利要求中所使用的詞語的單數(shù)形式包括復(fù)數(shù)，反之亦然。因而，當(dāng)提及單數(shù)時，通常包括相應(yīng)術(shù)語的復(fù)數(shù)。相似地，措辭“包含”和“包括”將解釋為包含在內(nèi)而不是獨(dú)占性地。同樣地，術(shù)語“包括”和“或”應(yīng)當(dāng)解釋為包括在內(nèi)的，除非本文中明確禁止這樣的解釋。在本文中使用術(shù)語“示例”之處，特別是當(dāng)其位于一組術(shù)語之后時，所述“示例”僅僅是示例性的和闡述性的，且不應(yīng)當(dāng)被認(rèn)為是獨(dú)占性的或廣泛性的。

適應(yīng)性的進(jìn)一步的方面和范圍從本文中提供的描述變得明顯。應(yīng)當(dāng)理解，本申請的各個方面可以單獨(dú)或者與一個或多個其它方面組合實(shí)施。還應(yīng)當(dāng)理解，本文中的描述和特定實(shí)施例旨在僅說明的目的并不旨在限制本申請的范圍。

以上對本發(fā)明的若干實(shí)施例進(jìn)行了詳細(xì)描述，但顯然，本領(lǐng)域技術(shù)人員可以在不脫離本發(fā)明的精神和范圍的情況下對本發(fā)明的實(shí)施例進(jìn)行各種修改和變型。本發(fā)明的保護(hù)范圍由所附的權(quán)利要求限定。