本發(fā)明涉及柵極驅(qū)動(dòng)技術(shù)領(lǐng)域，特別是指一種顯示裝置以及柵極驅(qū)動(dòng)電路和驅(qū)動(dòng)單元。

背景技術(shù)：

目前液晶顯示裝置在生活中得到越來(lái)越廣泛的應(yīng)用。為獲得高分辨率與窄邊框的效果，業(yè)界通常在液晶顯示裝置中采用柵極驅(qū)動(dòng)(Gate Driver on Array，簡(jiǎn)稱：GOA)技術(shù)。柵極驅(qū)動(dòng)電路是柵極驅(qū)動(dòng)技術(shù)的重要部件。柵極驅(qū)動(dòng)電路可包括多個(gè)級(jí)聯(lián)的柵極驅(qū)動(dòng)單元(或稱移位寄存器)，每個(gè)柵極驅(qū)動(dòng)單元可與一根柵線對(duì)接向柵線輸入信號(hào)，從而實(shí)現(xiàn)像素的逐行掃描。

目前采用的柵極驅(qū)動(dòng)單元，大都是一個(gè)觸發(fā)信號(hào)僅觸發(fā)一個(gè)移位寄存信號(hào)；也就是說(shuō)，目前傳統(tǒng)的柵極驅(qū)動(dòng)單元僅輸出一路柵極驅(qū)動(dòng)信號(hào)，僅能實(shí)現(xiàn)一行像素的驅(qū)動(dòng)。這樣，整個(gè)柵極驅(qū)動(dòng)電路使用的柵極驅(qū)動(dòng)單元較多，占用面積較大，不利于顯示面板的小型化和低成本。

雖然，公開號(hào)為CN 103474040的專利公開了一種柵極驅(qū)動(dòng)單元，可以通過(guò)一個(gè)觸發(fā)信號(hào)觸發(fā)兩個(gè)移位寄存信號(hào)，減少顯示裝置中所使用的柵極驅(qū)動(dòng)單元個(gè)數(shù)，但該柵極驅(qū)動(dòng)單元的級(jí)聯(lián)電路布線非常復(fù)雜：從圖1可以看出，第n個(gè)柵極驅(qū)動(dòng)單元(GOA單元)雖然可以輸出Output[n]與Output[n+6]兩路柵極驅(qū)動(dòng)信號(hào)，但該柵極驅(qū)動(dòng)單元還需要由其它GOA單元輸出的柵極驅(qū)動(dòng)信號(hào)Output[n+8]和Output[n+2]作為輸入的復(fù)位信號(hào)，從而導(dǎo)致級(jí)聯(lián)關(guān)系非常復(fù)雜，布線復(fù)雜占用空間較多，因此，基于該種柵極驅(qū)動(dòng)單元的整個(gè)柵極驅(qū)動(dòng)電路由于需要較多的級(jí)聯(lián)布線空間，仍需占用較大面積，不利于顯示裝置的小型化。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本發(fā)明的目的在于提出一種顯示裝置以及柵極驅(qū)動(dòng)電路和驅(qū)動(dòng)單元，既減少顯示裝置中所采用的柵極驅(qū)動(dòng)單元的數(shù)量，又簡(jiǎn)化柵極驅(qū)動(dòng)單元的級(jí)聯(lián)關(guān)系，節(jié)約級(jí)聯(lián)布線空間，以利于顯示裝置的小型化和低成本。

基于上述目的本發(fā)明提供一種柵極驅(qū)動(dòng)單元，包括：

信號(hào)保持電路，用于在其第一時(shí)鐘信號(hào)輸入端接收到第一時(shí)鐘信號(hào)的高電平期間，根據(jù)其觸發(fā)信號(hào)輸入端輸入的高電平的觸發(fā)信號(hào)，在其輸出端輸出高電平；

第一級(jí)輸出電路，其觸發(fā)信號(hào)輸入端與所述信號(hào)保持電路的輸出端相連，用于在其第二時(shí)鐘信號(hào)輸入端接收到第二時(shí)鐘信號(hào)的高電平期間，根據(jù)所述信號(hào)保持電路輸出端的高電平，在其輸出端輸出高電平的第一級(jí)驅(qū)動(dòng)信號(hào)；

第二級(jí)輸出電路，其觸發(fā)信號(hào)輸入端與第一級(jí)輸出電路的輸出端相連，用于在其第三時(shí)鐘信號(hào)輸入端接收到第三時(shí)鐘信號(hào)的高電平期間，根據(jù)第一級(jí)輸出電路輸出端的高電平，在其輸出端輸出高電平的第二級(jí)驅(qū)動(dòng)信號(hào)；

其中，第二時(shí)鐘信號(hào)的高電平在第一時(shí)鐘信號(hào)的高電平結(jié)束時(shí)到達(dá)，第三時(shí)鐘信號(hào)的高電平在第二時(shí)鐘信號(hào)的高電平結(jié)束時(shí)到達(dá)。

進(jìn)一步，所述信號(hào)保持電路、第一級(jí)輸出電路、第二級(jí)輸出電路分別還包括一個(gè)復(fù)位信號(hào)輸入端，以及所述信號(hào)保持電路、第一級(jí)輸出電路、第二級(jí)輸出電路分別還用于在各自復(fù)位信號(hào)輸入端接收到復(fù)位信號(hào)時(shí)，將輸出復(fù)位為低電平。

其中，所述信號(hào)保持電路的復(fù)位信號(hào)輸入端具體接入第一復(fù)位信號(hào)，所述信號(hào)保持電路根據(jù)第一復(fù)位信號(hào)進(jìn)行輸出端復(fù)位；

第一級(jí)輸出電路的復(fù)位信號(hào)輸入端具體接入所述信號(hào)保持電路，并由第一復(fù)位信號(hào)控制第一級(jí)輸出電路的輸出端復(fù)位；

第二級(jí)輸出電路的復(fù)位信號(hào)輸入端接入第二復(fù)位信號(hào)，所述第二復(fù)位信號(hào)具體為第一時(shí)鐘信號(hào)。

較佳地，所述信號(hào)保持電路具體包括：高電平保持子電路和電平拉低子電路；

其中，所述高電平保持子電路用于在第一時(shí)鐘信號(hào)的高電平期間，根據(jù)輸入的高電平的觸發(fā)信號(hào)，在所述信號(hào)保持電路的輸出端輸出高電平；

所述電平拉低子電路用于在第一時(shí)鐘信號(hào)的高電平期間，切斷所述高電平保持子電路與參考低電壓VGL之間的連接；在第一復(fù)位信號(hào)的高電平到達(dá)時(shí)，接通所述高電平保持子電路與VGL之間的連接，以將所述信號(hào)保持電路輸出端的電平復(fù)位為低電平；其中，所述第一復(fù)位信號(hào)在第二時(shí)鐘信號(hào)的高電平結(jié)束后到達(dá)。

較佳地，所述高電平保持子電路具體包括：晶體管T1、T2、T3；

其中，T1的漏極連接于所述柵極驅(qū)動(dòng)單元的觸發(fā)信號(hào)輸入端，T1與T2的柵極均連接于第一時(shí)鐘信號(hào)輸入端，T1的源極與T2的漏極以及T3的漏極相連接，T3的源極連接于第二時(shí)鐘信號(hào)輸入端，T3的柵極與T2的源極相連接的Q點(diǎn)作為所述信號(hào)保持電路的輸出端；

所述電平拉低子電路具體用于在第一時(shí)鐘信號(hào)的高電平期間，切斷所述Q點(diǎn)與VGL之間的連接；在第二時(shí)鐘信號(hào)的高電平結(jié)束后，接通所述Q點(diǎn)與VGL之間的連接，拉低所述Q點(diǎn)的電平。

較佳地，所述電平拉低子電路具體包括：晶體管T10、T11、T12、T13；其中，

T10的柵極、T11的柵極、T12的源極以及T13的漏極連接于QB點(diǎn)；T10的漏極以及T13的柵極連接于所述Q點(diǎn)；T10的源極與T11的漏極均連接于T3的漏極；T11的源極連接于VGL信號(hào)；T12的漏極連接于VGH信號(hào)；T12的柵極連接于所述信號(hào)保持電路的復(fù)位信號(hào)輸入端。

較佳地，所述第一級(jí)輸出電路具體包括：晶體管T4、T5、T6、T7，以及電容C1、C2；其中，

T4的柵極連接于第一級(jí)輸出電路的觸發(fā)信號(hào)輸入端以及所述Q點(diǎn)，T4的漏極連接于第二時(shí)鐘信號(hào)輸入端，T4的源極與T5的漏極以及T6的柵極相連接，T5與T7的柵極的連接點(diǎn)作為第一級(jí)輸出電路的復(fù)位信號(hào)輸入端連接于QB點(diǎn)，T5與T7的源極均連接于VGL信號(hào)，T6的漏極連接于VDD，C1跨接于T4的柵極和源極之間，C2跨接于T6的柵極和源極之間，T7的漏極與T6的源極的連接點(diǎn)A點(diǎn)作為第一級(jí)輸出電路的輸出端。

較佳地，所述第二級(jí)輸出電路具體包括：晶體管T8、T9、T14、T15、T16，以及電容C3；其中，

T14的柵極連接于T6的柵極，T14的漏極連接于第二級(jí)輸出電路的觸發(fā)信號(hào)輸入端以及所述A點(diǎn)，T14的源極與T15以及T16的漏極相連，T15的源極連接于T8的柵極，T8的漏極連接于VDD，T9與T16的源極均連接于VGL信號(hào)，T9與T16的柵極的連接點(diǎn)作為第二級(jí)輸出電路的復(fù)位信號(hào)輸入端連接于第一時(shí)鐘信號(hào)輸入端，T15的柵極連接于第三時(shí)鐘信號(hào)輸入端，C3跨接于T8的柵極與源極之間，T8的源極與T9的漏極的連接點(diǎn)B點(diǎn)作為第二級(jí)輸出電路的輸出端。

本發(fā)明還提供一種柵極驅(qū)動(dòng)電路，包括：至少兩個(gè)級(jí)聯(lián)的上述柵極驅(qū)動(dòng)單元；其中，

上一級(jí)柵極驅(qū)動(dòng)單元輸出的第二級(jí)驅(qū)動(dòng)信號(hào)，作為下一級(jí)柵極驅(qū)動(dòng)單元輸入的觸發(fā)信號(hào)。

本發(fā)明還提供一種顯示裝置，包括：上述的柵極驅(qū)動(dòng)電路。

本發(fā)明實(shí)施例的技術(shù)方案中，設(shè)置于第一級(jí)輸出電路前的信號(hào)保持電路可以在第一時(shí)鐘信號(hào)的高電平期間根據(jù)觸發(fā)信號(hào)輸出高電平的驅(qū)動(dòng)信號(hào)，并保持該驅(qū)動(dòng)信號(hào)至第二時(shí)鐘信號(hào)的高電平期間輸入到第一級(jí)輸出電路；而級(jí)聯(lián)的兩級(jí)輸出電路中，第一、二級(jí)輸出電路，分別在第二、三時(shí)鐘信號(hào)的高電平期間輸出高電平的驅(qū)動(dòng)信號(hào)，從而實(shí)現(xiàn)一個(gè)觸發(fā)信號(hào)，觸發(fā)兩級(jí)柵極驅(qū)動(dòng)信號(hào)；從而，在驅(qū)動(dòng)相同行的像素的情況下，顯示裝置和柵極驅(qū)動(dòng)電路中柵極驅(qū)動(dòng)單元的使用個(gè)數(shù)。

同時(shí)由于觸發(fā)信號(hào)與第一級(jí)輸出電路輸出的驅(qū)動(dòng)信號(hào)在時(shí)序上相差一個(gè)時(shí)鐘信號(hào)，而級(jí)聯(lián)的兩級(jí)輸出電路所輸出的兩路驅(qū)動(dòng)信號(hào)在時(shí)序上相差一個(gè)時(shí)鐘信號(hào)，因此，使得本發(fā)明的柵極驅(qū)動(dòng)單元可以在級(jí)聯(lián)情況下，將第二級(jí)輸出電路輸出的驅(qū)動(dòng)信號(hào)作為級(jí)聯(lián)的下一級(jí)柵極驅(qū)動(dòng)單元的觸發(fā)信號(hào)，級(jí)聯(lián)關(guān)系非常簡(jiǎn)單，級(jí)聯(lián)的柵極驅(qū)動(dòng)單元之間的布線也很簡(jiǎn)單，可以節(jié)省柵極驅(qū)動(dòng)電路板上的布線空間，進(jìn)一步利于顯示裝置的小型化和低成本。

附圖說(shuō)明

圖1為現(xiàn)有技術(shù)的多個(gè)柵極驅(qū)動(dòng)單元的級(jí)聯(lián)示意圖；

圖2為本發(fā)明實(shí)施例的柵極驅(qū)動(dòng)單元的電路原理框圖；

圖3為本發(fā)明實(shí)施例的柵極驅(qū)動(dòng)單元的各輸入輸出信號(hào)的時(shí)序圖；

圖4為本發(fā)明實(shí)施例的柵極驅(qū)動(dòng)單元的一種具體電路的示意圖；

圖5為本發(fā)明實(shí)施例的信號(hào)保持電路的另一種電路的示意圖；

圖6為本發(fā)明實(shí)施例的柵極驅(qū)動(dòng)單元的電路各時(shí)間階段的工作流程示意圖；

圖7為本發(fā)明實(shí)施例的多個(gè)柵極驅(qū)動(dòng)單元的級(jí)聯(lián)示意圖；

圖8為本發(fā)明實(shí)施例的級(jí)聯(lián)驅(qū)動(dòng)電路的時(shí)序圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。

下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。

本技術(shù)領(lǐng)域技術(shù)人員可以理解，除非特意聲明，這里使用的單數(shù)形式“一”、“一個(gè)”、“所述”和“該”也可包括復(fù)數(shù)形式。這里使用的措辭“和/或”包括一個(gè)或更多個(gè)相關(guān)聯(lián)的列出項(xiàng)的全部或任一單元和全部組合。

需要說(shuō)明的是，本發(fā)明實(shí)施例中所有使用“第一”和“第二”的表述均是為了區(qū)分兩個(gè)相同名稱非相同的實(shí)體或者非相同的參量，可見“第一”“第二”僅為了表述的方便，不應(yīng)理解為對(duì)本發(fā)明實(shí)施例的限定，后續(xù)實(shí)施例對(duì)此不再一一說(shuō)明。

本發(fā)明所提供的柵極驅(qū)動(dòng)單元中，設(shè)置于第一級(jí)輸出電路前的信號(hào)保持電路可以在第一時(shí)鐘信號(hào)的高電平期間根據(jù)觸發(fā)信號(hào)輸出高電平的驅(qū)動(dòng)信號(hào)，并保持該驅(qū)動(dòng)信號(hào)至第二時(shí)鐘信號(hào)的高電平期間輸入到第一級(jí)輸出電路；而級(jí)聯(lián)的兩級(jí)輸出電路中，第一、二級(jí)輸出電路，分別在第二、三時(shí)鐘信號(hào)的高電平期間輸出高電平的驅(qū)動(dòng)信號(hào)，從而實(shí)現(xiàn)一個(gè)觸發(fā)信號(hào)，觸發(fā)兩級(jí)移位寄存信號(hào)的驅(qū)動(dòng)輸出；也就是說(shuō)，本發(fā)明的一個(gè)柵極驅(qū)動(dòng)單元接收一個(gè)觸發(fā)信號(hào)后，可以觸發(fā)兩路柵極驅(qū)動(dòng)信號(hào)；從而，在驅(qū)動(dòng)相同行的像素的情況下，應(yīng)用本發(fā)明的柵極驅(qū)動(dòng)單元，可減少顯示裝置中柵極驅(qū)動(dòng)單元的使用個(gè)數(shù)。

此外，由于觸發(fā)信號(hào)與第一級(jí)輸出電路輸出的驅(qū)動(dòng)信號(hào)在時(shí)序上相差一個(gè)時(shí)鐘信號(hào)，而級(jí)聯(lián)的兩級(jí)輸出電路所輸出的兩路驅(qū)動(dòng)信號(hào)在時(shí)序上相差一個(gè)時(shí)鐘信號(hào)，因此，可以直接應(yīng)用第二級(jí)輸出電路輸出的驅(qū)動(dòng)信號(hào)作為級(jí)聯(lián)的下一級(jí)柵極驅(qū)動(dòng)單元的觸發(fā)信號(hào)，用以觸發(fā)下一級(jí)柵極驅(qū)動(dòng)單元的兩路驅(qū)動(dòng)信號(hào)的輸出。級(jí)聯(lián)關(guān)系非常簡(jiǎn)單，級(jí)聯(lián)的柵極驅(qū)動(dòng)單元之間的布線也就很簡(jiǎn)單，節(jié)省柵極驅(qū)動(dòng)電路板上的布線空間，進(jìn)一步利于顯示裝置的小型化和低成本。

下面結(jié)合附圖詳細(xì)說(shuō)明本發(fā)明實(shí)施例的技術(shù)方案。

本發(fā)明實(shí)施例提供的柵極驅(qū)動(dòng)單元的電路框圖，如圖2所示，包括：信號(hào)保持電路201、第一級(jí)輸出電路202、第二級(jí)輸出電路203。

其中，信號(hào)保持電路201的輸入輸出端至少包括：第一時(shí)鐘信號(hào)輸入端，觸發(fā)信號(hào)輸入端，以及一個(gè)輸出端。其中，信號(hào)保持電路201的第一時(shí)鐘信號(hào)輸入端、觸發(fā)信號(hào)輸入端分別作為柵極驅(qū)動(dòng)單元的第一時(shí)鐘信號(hào)輸入端、觸發(fā)信號(hào)輸入端。

信號(hào)保持電路201用于在第一時(shí)鐘信號(hào)輸入端接收到第一時(shí)鐘信號(hào)CLK1的高電平期間，根據(jù)觸發(fā)信號(hào)輸入端輸入的高電平的觸發(fā)信號(hào)STU，在其輸出端Q點(diǎn)輸出高電平。

進(jìn)一步，信號(hào)保持電路201還可以包括一個(gè)復(fù)位信號(hào)輸入端，信號(hào)保持電路201還用于在復(fù)位信號(hào)輸入端接收到復(fù)位信號(hào)時(shí)，將輸出復(fù)位為低電平。

第一級(jí)輸出電路202的輸入輸出端至少包括：第二時(shí)鐘信號(hào)輸入端，觸發(fā)信號(hào)輸入端，以及一個(gè)輸出端。其中，第一級(jí)輸出電路202的第二時(shí)鐘信號(hào)輸入端、輸出端分別作為柵極驅(qū)動(dòng)單元的第二時(shí)鐘信號(hào)輸入端、第一級(jí)驅(qū)動(dòng)信號(hào)輸出端OUT1；第一級(jí)輸出電路202的觸發(fā)信號(hào)輸入端與信號(hào)保持電路201的輸出端相連。

第一級(jí)輸出電路202用于在第二時(shí)鐘信號(hào)輸入端接收到第二時(shí)鐘信號(hào)CLK2的高電平期間，根據(jù)信號(hào)保持電路201的Q點(diǎn)輸出的高電平，在本級(jí)輸出電路的輸出端OUT1輸出高電平的第一級(jí)驅(qū)動(dòng)信號(hào)。

進(jìn)一步，第一級(jí)輸出電路202還可以包括一個(gè)復(fù)位信號(hào)輸入端，第一級(jí)輸出電路202還用于在復(fù)位信號(hào)輸入端接收到復(fù)位信號(hào)時(shí)，將輸出復(fù)位為低電平。

第二級(jí)輸出電路203的輸入輸出端至少包括：第三時(shí)鐘信號(hào)輸入端，觸發(fā)信號(hào)輸入端，以及一個(gè)輸出端。其中，第二級(jí)輸出電路203的第三時(shí)鐘信號(hào)輸入端、輸出端分別作為柵極驅(qū)動(dòng)單元的第三時(shí)鐘信號(hào)輸入端、第二級(jí)驅(qū)動(dòng)信號(hào)輸出端OUT2，第二級(jí)輸出電路203的觸發(fā)信號(hào)輸入端與第一級(jí)輸出電路202的輸出端相連。

第二級(jí)輸出電路203用于在第三時(shí)鐘信號(hào)輸入端接收到第三時(shí)鐘信號(hào)CLK3的高電平期間，根據(jù)第一級(jí)輸出電路202輸出端的高電平，在本級(jí)輸出電路的輸出端OUT2輸出高電平的第二級(jí)驅(qū)動(dòng)信號(hào)。

進(jìn)一步，第二級(jí)輸出電路203還可以包括一個(gè)復(fù)位信號(hào)輸入端，第二級(jí)輸出電路203還用于在復(fù)位信號(hào)輸入端接收到復(fù)位信號(hào)時(shí)，將輸出復(fù)位為低電平。也就是說(shuō)，信號(hào)保持電路、第一級(jí)輸出電路、第二級(jí)輸出電路分別還包括一個(gè)復(fù)位信號(hào)輸入端，以及所述信號(hào)保持電路、第一級(jí)輸出電路、第二級(jí)輸出電路分別還用于在各自復(fù)位信號(hào)輸入端接收到復(fù)位信號(hào)時(shí)，將輸出復(fù)位為低電平。

較佳地，信號(hào)保持電路201的復(fù)位信號(hào)輸入端作為柵極驅(qū)動(dòng)單元的復(fù)位信號(hào)輸入端外接第一復(fù)位信號(hào)XK，信號(hào)保持電路201根據(jù)第一復(fù)位信號(hào)進(jìn)行輸出端復(fù)位；而第一級(jí)輸出電路202的復(fù)位信號(hào)輸入端接入信號(hào)保持電路201，并由第一復(fù)位信號(hào)控制第一級(jí)輸出電路的輸出端復(fù)位；也就是說(shuō)，第一級(jí)輸出電路202的輸出端與信號(hào)保持電路201的輸出端一并根據(jù)第一復(fù)位信號(hào)XK進(jìn)行復(fù)位。

而第二級(jí)輸出電路203則可以利用第一時(shí)鐘信號(hào)作為其復(fù)位信號(hào)，也就是說(shuō)，第二級(jí)輸出電路的復(fù)位信號(hào)輸入端接入的第二復(fù)位信號(hào)具體可以是第一時(shí)鐘信號(hào)，第二級(jí)輸出電路根據(jù)第一時(shí)鐘信號(hào)進(jìn)行輸出端復(fù)位。

其中，上述的第一時(shí)鐘信號(hào)CLK1與觸發(fā)信號(hào)STU的高電平同時(shí)到達(dá)，第二時(shí)鐘信號(hào)CLK2的高電平在第一時(shí)鐘信號(hào)CLK1的高電平結(jié)束時(shí)到達(dá)，第三時(shí)鐘信號(hào)CLK3的高電平在第二時(shí)鐘信號(hào)CLK2的高電平結(jié)束時(shí)到達(dá)；第一復(fù)位信號(hào)XK的高電平在第二時(shí)鐘信號(hào)CLK2的高電平結(jié)束時(shí)到達(dá)；第一時(shí)鐘信號(hào)CLK1的高電平在第三時(shí)鐘信號(hào)CLK3的高電平結(jié)束后再次到達(dá)。

具體地，觸發(fā)信號(hào)STU、各時(shí)鐘信號(hào)CLK1、CLK2、CLK2，以及第一復(fù)位信號(hào)XK，兩級(jí)輸出電路輸出OUT1、OUT2的信號(hào)時(shí)序圖可以如圖3所示。

基于上述原理，本發(fā)明實(shí)施例提供的一種較優(yōu)實(shí)施方式的柵極驅(qū)動(dòng)單元電路，如圖4所示。

在信號(hào)保持電路201中可以包括：高電平保持子電路和電平拉低子電路。

其中，高電平保持子電路用于在第一時(shí)鐘信號(hào)的高電平期間，根據(jù)輸入的高電平的觸發(fā)信號(hào)，在所述信號(hào)保持電路的輸出端輸出高電平；

電平拉低子電路用于在第一時(shí)鐘信號(hào)的高電平期間，切斷所述高電平保持子電路與參考低電壓(Voltage Gate Low，VGL)之間的連接；在第一復(fù)位信號(hào)XK的高電平到達(dá)時(shí)，接通所述高電平保持子電路與VGL之間的連接，以將信號(hào)保持電路輸出端的電平復(fù)位為低電平；其中，所述第一復(fù)位信號(hào)XK在第二時(shí)鐘信號(hào)的高電平結(jié)束后到達(dá)。

具體地，高電平保持子電路包括：三個(gè)晶體管(或稱TFT元件)，分別標(biāo)記為T1、T2、T3；

其中，T1的漏極連接于所述柵極驅(qū)動(dòng)單元的觸發(fā)信號(hào)輸入端，T1與T2的柵極均連接于第一時(shí)鐘信號(hào)輸入端，T1的源極與T2的漏極以及T3的漏極相連接，連接點(diǎn)為N_1節(jié)點(diǎn)；T3的源極連接于第二時(shí)鐘信號(hào)輸入端，T3的柵極與T2的源極相連接的Q點(diǎn)作為所述信號(hào)保持電路的輸出端。本發(fā)明實(shí)施例中采用了上述T1、T2、T3的連接結(jié)構(gòu)來(lái)實(shí)現(xiàn)第一時(shí)鐘信號(hào)的高電平期間，根據(jù)輸入的高電平的觸發(fā)信號(hào)，在輸出端輸出高電平的功能。該連接結(jié)構(gòu)具有漏電流小的優(yōu)點(diǎn)，具體原因?qū)⒃诤罄m(xù)闡述。

電平拉低子電路具體用于在第一時(shí)鐘信號(hào)的高電平期間，切斷所述Q點(diǎn)與VGL之間的連接；在第二時(shí)鐘信號(hào)的高電平結(jié)束后，接通所述Q點(diǎn)與VGL之間的連接，拉低所述Q點(diǎn)的電平。

上述電平拉低子電路具體可以包括四個(gè)晶體管(或稱TFT元件)分別標(biāo)記為T10、T11、T12、T13。

其中，T10的柵極、T11的柵極、T12的源極以及T13的漏極相連接，連接點(diǎn)為QB點(diǎn)；T10的漏極以及T13的柵極連接于所述Q點(diǎn)；T10的源極與T11的漏極均連接于T3的漏極；T11的源極連接于VGL信號(hào)；T12的漏極連接于參考高電壓(Voltage Gate High，VGH)信號(hào)；T12的柵極連接于復(fù)位信號(hào)輸入端外接第一復(fù)位信號(hào)XK。其中，T10與T11的連接結(jié)構(gòu)有助于減小漏電流，具體原因?qū)⒃诤罄m(xù)詳述。

這里需要說(shuō)明的是，上述的信號(hào)保持電路201也可采用其它電路來(lái)實(shí)現(xiàn)，比如，采用如圖5所示的一種簡(jiǎn)化電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)，包括2個(gè)晶體管(或稱TFT元件)，分別標(biāo)記為T501、T502。

其中，T501作為高電平保持子電路，在第一時(shí)鐘信號(hào)CLK1的高電平期間，根據(jù)輸入的高電平的觸發(fā)信號(hào)STU，在輸出端Q點(diǎn)輸出高電平。

T502作為電平拉低子電路，在第一時(shí)鐘信號(hào)的高電平期間(此時(shí)復(fù)位信號(hào)為低電平)，切斷所述高電平保持子電路與VGL之間的連接；在第二時(shí)鐘信號(hào)的高電平結(jié)束時(shí)復(fù)位信號(hào)的高電平到達(dá)，接通所述高電平保持子電路與VGL之間的連接，將信號(hào)保持電路輸出端的電平復(fù)位為低電平。

圖5所示的信號(hào)保持電路相比于圖4所示的信號(hào)保持電路，雖然電路結(jié)構(gòu)簡(jiǎn)單，但會(huì)有漏電流較大的問(wèn)題；實(shí)驗(yàn)證明，采用本發(fā)明實(shí)施例的圖4所示的信號(hào)保持電路可大大減小漏電流，降低器件功耗。

圖4所示的柵極驅(qū)動(dòng)單元的電路中，第一級(jí)輸出電路202具體包括：晶體管T4、T5、T6、T7，以及電容C1、C2。

其中，T4的柵極連接于第一級(jí)輸出電路的觸發(fā)信號(hào)輸入端以及所述Q點(diǎn)，T4的漏極連接于第二時(shí)鐘信號(hào)輸入端，T4的源極與T5的漏極以及T6的柵極相連接，T5與T7的柵極的連接點(diǎn)作為第一級(jí)輸出電路202的復(fù)位信號(hào)輸入端接入到信號(hào)保持電路；具體地，第一級(jí)輸出電路202的復(fù)位信號(hào)輸入端接入到信號(hào)保持電路中的QB點(diǎn)，T5與T7的源極均連接于VGL信號(hào)，T6的漏極連接于VDD(電路工作電壓)，C1跨接于T4的柵極和源極之間，C2跨接于T6的柵極和源極之間，T7的漏極與T6的源極的連接點(diǎn)A點(diǎn)作為第一級(jí)輸出電路的輸出端OUT1。

第二級(jí)輸出電路203具體包括：晶體管T8、T9、T14、T15、T16，以及電容C3。

其中，T14的柵極連接于T6的柵極，T14的漏極連接于第二級(jí)輸出電路的觸發(fā)信號(hào)輸入端以及所述A點(diǎn)，T14的源極與T15以及T16的漏極相連，連接點(diǎn)為N_2節(jié)點(diǎn)；T15的源極連接于T8的柵極，T8的漏極連接于VDD，T9與T16的源極均連接于VGL信號(hào)，T9與T16的柵極連接點(diǎn)作為第二級(jí)輸出電路203的復(fù)位信號(hào)輸入端連接于第一時(shí)鐘信號(hào)輸入端，T15的柵極連接于第三時(shí)鐘信號(hào)輸入端，C3跨接于T8的柵極與源極之間，T8的源極與T9的漏極的連接點(diǎn)B點(diǎn)作為第二級(jí)輸出電路的輸出端OUT2。

顯然，本領(lǐng)域技術(shù)人員還可以采用其它電路來(lái)實(shí)現(xiàn)上述第一、二級(jí)輸出電路在高電平的時(shí)鐘信號(hào)到達(dá)時(shí)，根據(jù)輸入的高電平信號(hào)輸出高電平的驅(qū)動(dòng)信號(hào)的功能，而這些電路也應(yīng)在本發(fā)明的保護(hù)范圍之內(nèi)。

本發(fā)明實(shí)施例的柵極驅(qū)動(dòng)單元在各時(shí)間階段的工作流程，如圖6所示，包括如下時(shí)間階段：

第一時(shí)間階段(Time1階段)：信號(hào)保持電路201在第一時(shí)鐘信號(hào)CLK1的高電平期間，根據(jù)輸入的高電平的觸發(fā)信號(hào)STU，在其輸出端Q點(diǎn)輸出高電平。

具體地，如圖4所示的電路中，CLK1、STU為高電平；CLK2、CLK3、XK為低電平，T1、T2、T4打開。STU信號(hào)通過(guò)T1與T2寫入，提升Q點(diǎn)電壓至高電平。同時(shí)T13打開，置低QB點(diǎn)電壓，以關(guān)閉T10、T11，使得Q點(diǎn)電壓的高電平保持。

第二時(shí)間階段(Time2階段)：第一級(jí)輸出電路202在第二時(shí)鐘信號(hào)CLK2的高電平期間，根據(jù)信號(hào)保持電路201的Q點(diǎn)輸出的高電平，在本級(jí)輸出電路的輸出端OUT1輸出高電平的第一級(jí)驅(qū)動(dòng)信號(hào)。

具體地，如圖4所示的電路中，CLK1、STU、XK為低電平，CLK2為高電平。由于在Time1階段Q點(diǎn)升高到足以打開T4，因此CLK2通過(guò)T4流入CA端口。經(jīng)過(guò)電容C1耦合作用，Q點(diǎn)電位又被抬高，從而使CLK2幾乎全擺幅輸出到CA端口，即CA端口輸出高電平。CA作為T6柵極開關(guān)，打開T6，使VDD全擺幅輸出到A端口，即第一級(jí)輸出電路202的輸出端OUT1，使得輸出端OUT1輸出高電平的第一級(jí)驅(qū)動(dòng)信號(hào)。在該階段CA打開T14，使A點(diǎn)電壓傳輸?shù)絅_2節(jié)點(diǎn)。

此外，上述T1、T2、T3的連接結(jié)構(gòu)具有漏電流小的原因在于：Time2階段Q點(diǎn)以及CLK2為高電平，此時(shí)T3打開，N_1節(jié)點(diǎn)為高電平，由于T2的柵源極間電壓等于CLK1的電壓與N_1節(jié)點(diǎn)電壓之間的差，并且此時(shí)CLK1為低電平，則CLK1的電壓與N_1節(jié)點(diǎn)電壓之間的差小于0，所以T2關(guān)閉更徹底，有助于降低Q點(diǎn)漏電流。

上述T10與T11的連接結(jié)構(gòu)有助于減小漏電流的原因在于：Time2階段Q點(diǎn)以及CLK2高電平，此時(shí)T3打開，N_1節(jié)點(diǎn)為高電平，由于T10的柵源極間電壓等于QB點(diǎn)的電壓與N_1節(jié)點(diǎn)電壓之間的差，而此時(shí)QB點(diǎn)為低電平，兩者之差小于0，所以T10關(guān)閉更徹底，進(jìn)一步有助于減少Q(mào)點(diǎn)漏電流。

第三時(shí)間階段(Time3階段)：第二級(jí)輸出電路203在第三時(shí)鐘信號(hào)CLK3的高電平期間，根據(jù)第一級(jí)輸出電路202輸出端的高電平，在本級(jí)輸出電路的輸出端OUT2輸出高電平的第二級(jí)驅(qū)動(dòng)信號(hào)。

具體地，如圖4所示的電路中，CLK1、CLK2、STU為低電平；XK、CLK3為高電平。Time3階段，T15打開，抬升T8柵極電壓，打開T8，使VDD全擺幅輸出到B端口，即第二級(jí)輸出電路203的輸出端OUT2，使得輸出端OUT2輸出高電平的第二級(jí)驅(qū)動(dòng)信號(hào)。此階段，XK為高，T12打開，抬升QB點(diǎn)電壓，從而打開T5與T7，以及T10、T11，從而將第一級(jí)輸出電路202的輸出端OUT1，以及信號(hào)保持電路201的輸出端Q點(diǎn)電壓復(fù)位至低電平，從而實(shí)現(xiàn)通過(guò)第一復(fù)位信號(hào)XK，控制信號(hào)保持電路201和第一級(jí)輸出電路202的輸出端復(fù)位。

第四時(shí)間階段(Time4階段)：將第二級(jí)輸出電路203輸出端OUT2的電壓復(fù)位至低電平。

具體地，如圖4所示的電路中，STU、CLK2、CLK3、XK均為低電壓，此時(shí)CLK 1高電壓，打開T9與T16，將第二級(jí)輸出電路203的輸出端OUT2進(jìn)行電壓拉低，復(fù)位輸出端OUT2至低電平，從而實(shí)現(xiàn)通過(guò)第一時(shí)鐘信號(hào)復(fù)位第二級(jí)輸出電路203的輸出端。

上述時(shí)間階段中各時(shí)鐘信號(hào)、輸入輸出信號(hào)的時(shí)序如圖3所示?？梢钥闯觯谝?、二、三時(shí)鐘信號(hào)為相同的時(shí)鐘周期M，占空比均為1:2。第一復(fù)位信號(hào)XK在所述觸發(fā)信號(hào)變?yōu)楦唠娖胶蟮牡谝粫r(shí)鐘信號(hào)CLK1的第一個(gè)高電平期間，以及第二時(shí)鐘信號(hào)CLK2的第一個(gè)高電平期間保持低電平；之后，以2/3的時(shí)鐘周期M進(jìn)行高低電平的跳變。

如圖7所示，本發(fā)明實(shí)施例提供的柵極驅(qū)動(dòng)電路包括至少兩個(gè)級(jí)聯(lián)的上述柵極驅(qū)動(dòng)單元；在這些級(jí)聯(lián)的柵極驅(qū)動(dòng)單元中，上一級(jí)柵極驅(qū)動(dòng)單元輸出的第二級(jí)驅(qū)動(dòng)信號(hào)，作為下一級(jí)柵極驅(qū)動(dòng)單元輸入的信號(hào)保持電路的觸發(fā)信號(hào)。比如，第1級(jí)柵極驅(qū)動(dòng)單元的OUT2輸出端與下一級(jí)柵極驅(qū)動(dòng)單元的信號(hào)保持電路的觸發(fā)信號(hào)輸入端相連，……第n級(jí)柵極驅(qū)動(dòng)單元的OUT2輸出端與第n+1級(jí)柵極驅(qū)動(dòng)單元的信號(hào)保持電路的觸發(fā)信號(hào)輸入端相連；其中，n為大于1小于N的自然數(shù)，N為柵極驅(qū)動(dòng)電路中的柵極驅(qū)動(dòng)單元的總數(shù)。第n級(jí)柵極驅(qū)動(dòng)單元輸出第2n-1級(jí)驅(qū)動(dòng)信號(hào)與第2n級(jí)驅(qū)動(dòng)信號(hào)。圖8示出了級(jí)聯(lián)的第一級(jí)柵極驅(qū)動(dòng)單元和第二級(jí)柵極驅(qū)動(dòng)單元的時(shí)鐘信號(hào)以及輸出信號(hào)的時(shí)序圖。其中，OUT_1與OUT_2表示第一級(jí)柵極驅(qū)動(dòng)單元輸出的兩級(jí)驅(qū)動(dòng)信號(hào)，OUT_3與OUT_4表示第二級(jí)柵極驅(qū)動(dòng)單元輸出的兩級(jí)驅(qū)動(dòng)信號(hào)。

柵極驅(qū)動(dòng)電路中級(jí)聯(lián)的各柵極驅(qū)動(dòng)單元可以共時(shí)鐘信號(hào)，以及第一復(fù)位信號(hào)。也就是說(shuō)，各柵極驅(qū)動(dòng)單元的第一時(shí)鐘信號(hào)輸入端均可接入同一第一時(shí)鐘信號(hào)的引線；各柵極驅(qū)動(dòng)單元的第二時(shí)鐘信號(hào)輸入端均可接入同一第二時(shí)鐘信號(hào)的引線；各柵極驅(qū)動(dòng)單元的第三時(shí)鐘信號(hào)輸入端均可接入同一第三時(shí)鐘信號(hào)的引線；各柵極驅(qū)動(dòng)單元的復(fù)位信號(hào)輸入端均可接入第一復(fù)位信號(hào)的引線。

由于一個(gè)柵極驅(qū)動(dòng)單元可以輸出兩級(jí)驅(qū)動(dòng)信號(hào)，因此，在需要提供相同級(jí)數(shù)的驅(qū)動(dòng)信號(hào)的情況下，可以節(jié)省半數(shù)的柵極驅(qū)動(dòng)單元，減少柵極驅(qū)動(dòng)單元的數(shù)量，以利于柵極驅(qū)動(dòng)電路以及顯示裝置的小型化和低成本。

從圖7所示的級(jí)聯(lián)電路圖可以直觀看出，柵極驅(qū)動(dòng)單元之間的級(jí)聯(lián)關(guān)系非常簡(jiǎn)單，柵極驅(qū)動(dòng)單元之間的布線也非常簡(jiǎn)單，只需將上一級(jí)柵極驅(qū)動(dòng)單元的OUT2輸出端與下一級(jí)柵極驅(qū)動(dòng)單元的觸發(fā)信號(hào)輸入端相連即可，大大節(jié)約布線空間，進(jìn)一步利于柵極驅(qū)動(dòng)電路以及顯示裝置的小型化和低成本。

本發(fā)明實(shí)施例的技術(shù)方案中，設(shè)置于第一級(jí)輸出電路前的信號(hào)保持電路可以在第一時(shí)鐘信號(hào)的高電平期間根據(jù)觸發(fā)信號(hào)輸出高電平的驅(qū)動(dòng)信號(hào)，并保持該驅(qū)動(dòng)信號(hào)至第二時(shí)鐘信號(hào)的高電平期間輸入到第一級(jí)輸出電路；而級(jí)聯(lián)的兩級(jí)輸出電路中，第一、二級(jí)輸出電路，分別在第二、三時(shí)鐘信號(hào)的高電平期間輸出高電平的驅(qū)動(dòng)信號(hào)，從而實(shí)現(xiàn)一個(gè)觸發(fā)信號(hào)，觸發(fā)兩級(jí)柵極驅(qū)動(dòng)信號(hào)；從而，在驅(qū)動(dòng)相同行的像素的情況下，顯示裝置和柵極驅(qū)動(dòng)電路中柵極驅(qū)動(dòng)單元的使用個(gè)數(shù)。

同時(shí)由于觸發(fā)信號(hào)與第一級(jí)輸出電路輸出的驅(qū)動(dòng)信號(hào)在時(shí)序上相差一個(gè)時(shí)鐘信號(hào)，而級(jí)聯(lián)的兩級(jí)輸出電路所輸出的兩路驅(qū)動(dòng)信號(hào)在時(shí)序上相差一個(gè)時(shí)鐘信號(hào)，因此，使得本發(fā)明的柵極驅(qū)動(dòng)單元可以在級(jí)聯(lián)情況下，將第二級(jí)輸出電路輸出的驅(qū)動(dòng)信號(hào)作為級(jí)聯(lián)的下一級(jí)柵極驅(qū)動(dòng)單元的觸發(fā)信號(hào)，級(jí)聯(lián)關(guān)系非常簡(jiǎn)單，級(jí)聯(lián)的柵極驅(qū)動(dòng)單元之間的布線也很簡(jiǎn)單，可以節(jié)省柵極驅(qū)動(dòng)電路板上的布線空間，進(jìn)一步利于顯示裝置的小型化和低成本。

本技術(shù)領(lǐng)域技術(shù)人員可以理解，本發(fā)明中已經(jīng)討論過(guò)的各種操作、方法、流程中的步驟、措施、方案可以被交替、更改、組合或刪除。進(jìn)一步地，具有本發(fā)明中已經(jīng)討論過(guò)的各種操作、方法、流程中的其他步驟、措施、方案也可以被交替、更改、重排、分解、組合或刪除。進(jìn)一步地，現(xiàn)有技術(shù)中的具有與本發(fā)明中公開的各種操作、方法、流程中的步驟、措施、方案也可以被交替、更改、重排、分解、組合或刪除。

所屬領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：以上任何實(shí)施例的討論僅為示例性的，并非旨在暗示本公開的范圍(包括權(quán)利要求)被限于這些例子；在本發(fā)明的思路下，以上實(shí)施例或者不同實(shí)施例中的技術(shù)特征之間也可以進(jìn)行組合，步驟可以以任意順序?qū)崿F(xiàn)，并存在如上所述的本發(fā)明的不同方面的許多其它變化，為了簡(jiǎn)明它們沒(méi)有在細(xì)節(jié)中提供。因此，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何省略、修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。