本公開涉及一種用于液晶顯示器柵極低噪音高信賴性的雙向掃描驅(qū)動器的移位寄存器的設(shè)計，更具體地，涉及一種具有容錯機制的移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路和顯示器。

背景技術(shù)：

液晶顯示面板采用MxN點排列的逐行掃描矩陣顯示。TFT-LCD(薄膜晶體管液晶顯示器，thin film transistor-liquid crystal display)驅(qū)動器主要包括柵極驅(qū)動器和數(shù)據(jù)驅(qū)動器，其中，柵極驅(qū)動器將輸入的時鐘信號通過移位寄存器轉(zhuǎn)換后加在液晶顯示面板的柵線上。

移位寄存器常用于液晶顯示面板的柵極驅(qū)動器中，每一個柵線與移位寄存器的一個級電路單元對接。通過柵級驅(qū)動電路輸出柵級輸入信號，逐行進行掃描各像素。柵級驅(qū)動電路可以以COF(Chip On Film，覆晶薄膜)或者COG(chip on glass，芯片被直接綁定在玻璃上)的封裝方式設(shè)置在顯示面板中，也可以用TFT構(gòu)成集成電路單元形成在顯示面板中。對于液晶顯示面板，柵極驅(qū)動器GOA(Gate Driver on Array,陣列基板行驅(qū)動)設(shè)計可以使得產(chǎn)品成本降低，也可以減去一道工序，提高產(chǎn)能。

本公開提出了用于液晶顯示器柵極驅(qū)動的移位寄存器的一種新型設(shè)計。該移位寄存器與傳統(tǒng)移位寄存器最大的區(qū)別是當電路的時序有異常時，能快速進行全局復(fù)位(Reset)。

技術(shù)實現(xiàn)要素：

本發(fā)明的另外方面和優(yōu)點部分將在后面的描述中闡述，還有部分可從描述中明顯地看出，或者可以在本發(fā)明的實踐中得到。

本公開要解決的是：考慮其功能性和信賴性，提高其穩(wěn)定性，且有容錯機制的一種雙向掃描柵極驅(qū)動器的電路結(jié)構(gòu)設(shè)計。

本公開用于液晶顯示器柵極具有容錯機制的高信賴性的掃描驅(qū)動器的移位寄存器的設(shè)計。

本公開涉及一種用于液晶顯示器柵極掃描的移位寄存器的設(shè)計方法，該移位寄存器與傳統(tǒng)移位寄存器最大的區(qū)別是當電路的時序有異常時，能快速進行全局復(fù)位。該移位寄存器包括：上拉電路，根據(jù)信號輸入端INPUT和時鐘信號端CLK或CLKB高電平信號，向輸出端OUTPUT輸出驅(qū)動信號；復(fù)位電路，通過復(fù)位信號RESET，即下一級移位寄存器的輸出信號，向上拉節(jié)點PU輸出截止信號；下拉電路，通過下拉節(jié)點PD輸入的信號及控制電路，實現(xiàn)對上拉節(jié)點PU與輸出端OUTPUT進行放噪；所述柵級驅(qū)動電路中，每一級的電路的INPUT輸入信號都是上一級的輸出信號Output；每一級的電路的RESET信號都是下一級的輸出端信號Output。最主要的是增加一個干擾去除電路，其使用STV或GLB進行控制以實現(xiàn)全局復(fù)位功能。

本公開提供了一種移位寄存器，包括：上拉驅(qū)動電路，連接信號輸入端、第一電壓端和上拉節(jié)點，被配置以在信號輸入端的輸入信號處于有效輸入電平時，將第一電壓端的電壓信號輸出至上拉節(jié)點；存儲電路，其第一端與上拉節(jié)點連接，其第二端與輸出端連接，被配置當?shù)谝浑妷憾说碾妷盒盘杺鬟f到上拉節(jié)點時，對存儲電路進行充電；上拉電路，連接時鐘信號端、上拉節(jié)點和輸出端，被配置以在上拉節(jié)點處的上拉信號處于有效上拉電平時將時鐘信號端的時鐘信號輸出到輸出端；復(fù)位電路，連接復(fù)位信號端、第二電壓端和上拉節(jié)點，被配置以在復(fù)位信號端的復(fù)位信號處于有效控制電平時將上拉節(jié)點的上拉信號下拉至第二電壓端的電壓信號；驅(qū)動下拉電路，連接第二電壓端、第三電壓端、上拉節(jié)點和下拉節(jié)點，被配置為控制下拉電路是否進行操作；下拉電路，連接第二電壓端、下拉節(jié)點、上拉節(jié)點和輸出端，被配置以在下拉節(jié)點處的下拉信號處于有效下拉電平時將所述輸出端和所述上拉節(jié)點下拉至所述第二電壓端的電壓信號；干擾去除電路，連接幀起始信號端和控制信號端之一、下拉節(jié)點，被配置以在幀起始信號端輸出的幀起始信號或控制信號端輸出的控制信號處于有效控制電平時將有效幀起始信號或控制信號傳遞到下拉節(jié)點以對下拉節(jié)點進行充電。

本公開還提供了一種柵極驅(qū)動電路，包括N個級聯(lián)的如上所述的移位寄存器，其中N為自然數(shù)，其中，第一級移位寄存器的信號輸入端連接幀起始信號端，第一級移位寄存器的復(fù)位信號端連接下一級移位寄存器的輸出端，最后一級移位寄存器的信號輸入端連接上一級移位寄存器的輸出端，最后一級移位寄存器的復(fù)位信號端連接幀起始信號端，對于除了第一級移位寄存器和最后一級移位寄存器之外的其它移位寄存器，其信號輸入端連接上一級移位寄存器的輸出端，復(fù)位信號端連接下一級移位寄存器的輸出端，在柵極驅(qū)動電路中，將幀起始信號或控制信號接入每一級移位寄存器。

本公開還提供了一種顯示裝置，包括上述的柵極驅(qū)動電路。

本公開還提供了一種移位寄存器的驅(qū)動方法，所述方法包括：第一階段，上拉驅(qū)動電路在信號輸入端所輸入的信號的控制下，將第一電壓端的電壓信號輸出至上拉節(jié)點，并對存儲電路進行充電，使得上拉電路將時鐘信號端的時鐘信號輸出至輸出端；由于將第一電壓端的電壓信號輸出至上拉節(jié)點，使得驅(qū)動下拉電路將下拉節(jié)點下拉至第二電壓端的電壓信號，從而下拉電路截止；在第二階段，在信號輸入端所輸入的信號的控制下，上拉驅(qū)動電路截止，上拉節(jié)點繼續(xù)保持第一電壓端的電壓信號；上拉電路保持導(dǎo)通狀態(tài)，時鐘信號通過上拉電路輸出至輸出端；上拉節(jié)點仍為第一電壓端的電壓信號，通過驅(qū)動下拉電路對下拉節(jié)點進行放電，從而下拉電路繼續(xù)保持截止；在第三階段，在復(fù)位信號端輸入的復(fù)位信號的控制下，復(fù)位電路導(dǎo)通，以將上拉節(jié)點處的上拉信號下拉至第二電壓端的電壓信號；由于上拉節(jié)點處于第二電壓端的電壓信號，截止上拉電路；在第四階段，驅(qū)動下拉電路在第三電壓端的電壓信號的控制下，將第三電壓端的電壓信號輸出至下拉節(jié)點；當下拉節(jié)點電平為第三電壓端的電壓信號時，導(dǎo)通下拉電路以將上拉節(jié)點和輸出端下拉至第二電壓端的電壓信號，對上拉節(jié)點及輸出端進行放噪；在第五階段，當一幀結(jié)束時，下一幀到來之前，通過有效電平的幀起始信號或控制信號導(dǎo)通干擾去除電路以對下拉節(jié)點進行充電。

附圖說明

通過結(jié)合附圖對本發(fā)明的優(yōu)選實施例進行詳細描述，本發(fā)明的上述和其他目的、特性和優(yōu)點將會變得更加清楚，其中相同的標號指定相同結(jié)構(gòu)的單元，并且在其中：

圖1示出了根據(jù)本公開實施例的移位寄存器的示例電路結(jié)構(gòu)的框圖；

圖2示出了根據(jù)本公開實施例的移位寄存器的一種示例電路結(jié)構(gòu)圖；

圖3示出了根據(jù)本公開實施例的由多個移位寄存器級聯(lián)形成的柵極驅(qū)動電路的第一示意圖；

圖4示出了根據(jù)本公開實施例的由多個移位寄存器級聯(lián)形成的柵極驅(qū)動電路的第二示意圖；

圖5示出了根據(jù)本公開實施例的移位寄存器掃描的時序圖；

圖6示出了根據(jù)本公開實施例的用于移位寄存器的驅(qū)動方法的流程圖。

具體實施方式

下面將參照示出本發(fā)明實施例的附圖充分描述本發(fā)明。然而，本發(fā)明可以以許多不同的形式實現(xiàn)，而不應(yīng)當認為限于這里所述的實施例。相反，提供這些實施例以便使本公開透徹且完整，并且將向本領(lǐng)域技術(shù)人員充分表達本發(fā)明的范圍。在附圖中，為了清楚起見放大了組件。

本公開所有實施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性相同的器件。在本實施例中，每個晶體管的漏極和源極的連接方式可以互換，因此，本公開實施例中各晶體管的漏極、源極實際是沒有區(qū)別的。這里，僅僅是為了區(qū)分晶體管除柵極之外的兩極，而將其中一極稱為漏極，另一極稱為源極。

為了便于對本公開進一步理解，現(xiàn)結(jié)合附圖對本公開進行詳述說明。

圖1示出了根據(jù)本公開實施例的移位寄存器的示例電路結(jié)構(gòu)的框圖。

如圖1所示的移位寄存器包括：上拉驅(qū)動電路101、存儲電路C1、上拉電路102、復(fù)位電路103、驅(qū)動下拉電路104、下拉電路105以及干擾去除電路106。

上拉驅(qū)動電路101連接信號輸入端INPUT、第一電壓端VDD和上拉節(jié)點PU，被配置以在信號輸入端的輸入信號INPUT處于有效輸入電平時，將第一電壓端VDD的電壓信號輸出至上拉節(jié)點PU。

存儲電路C1的第一端與上拉節(jié)點PU連接；以及存儲電路C1的第二端與輸出端OUTPUT連接，被配置當?shù)谝浑妷憾说碾妷盒盘栞敵鲋辽侠?jié)點PU時，對存儲電路C1進行充電。

上拉電路102連接時鐘信號端CLK、上拉節(jié)點PU和輸出端OUTPUT，被配置以在上拉節(jié)點PU處的上拉信號處于有效上拉電平時將時鐘信號端CLK的時鐘信號輸出到輸出端。

復(fù)位電路103連接復(fù)位信號端RESET、第二電壓端VGL以及上拉節(jié)點PU，被配置以在復(fù)位信號端RESET的復(fù)位信號處于有效控制電平時將上拉節(jié)點PU的上拉信號下拉至第二電壓端VGL的電壓信號。

驅(qū)動下拉電路104連接第二電壓端VGL、第三電壓端GCH、上拉節(jié)點PU和下拉節(jié)點PD，被配置為控制下拉電路105是否進行操作。例如，驅(qū)動下拉電路104在上拉節(jié)點PU處的上拉信號處于有效上拉電平時在下拉節(jié)點PD處產(chǎn)生處于非有效下拉電平的下拉信號；而在上拉節(jié)點PU處的上拉信號處于非有效上拉電平時，響應(yīng)第三電壓端GCH的電壓信號，將第三電壓端GCH的電壓信號提供給下拉節(jié)點PD。

下拉電路105連接第二電壓端VGL、下拉節(jié)點PD、上拉節(jié)點PU和輸出端OUTPUT，被配置以在下拉節(jié)點PD處的下拉信號處于有效下拉電平時將所述輸出端和所述上拉節(jié)點PU下拉至所述第二電壓端VGL的電壓信號。

干擾去除電路106連接幀起始信號端STV或控制信號端GLB、下拉節(jié)點PD，被配置以在幀起始信號端STV輸出的幀起始信號或控制信號端GLB輸出的控制信號處于有效控制電平時將有效幀起始信號STV或控制信號GLB輸出至下拉節(jié)點PD以對下拉節(jié)點PD進行充電。

在移位寄存器的輸出信號OUTPUT出現(xiàn)異常后，新時序到來前，為幀起始信號STV或控制信號GLB提供有效控制電平。

其中，第一電壓端VDD和第三電壓端GCH是高電壓端。第二電壓端VGL是低電壓端。

與傳統(tǒng)移位寄存器相比，增加了通過STV/GLB控制的干擾去除電路106，通過干擾去除電路106控制下拉節(jié)點PD的電平，當STV/GLB為高時，下拉節(jié)點PD電平也為高，這樣下拉電路105就會開始工作，對上拉節(jié)點PU和輸出端OUTPUT進行放電。

圖2示出了根據(jù)本公開實施例的移位寄存器的一種示例電路結(jié)構(gòu)圖。

圖2為圖1的一個具體實施方案的電路圖，包括TFT晶體管M1～M10，電容器C1。下面以圖2中的晶體管均為在柵極輸入高電平時導(dǎo)通的N型晶體管為例進行說明。

如圖2所示，在一個實施例中，例如，上拉驅(qū)動電路101包括上拉驅(qū)動晶體管M1，上拉驅(qū)動晶體管M1的柵極與信號輸入端INPUT連接，上拉驅(qū)動晶體管M1的第一極與第一電壓端VDD相連，上拉驅(qū)動晶體管M1的第二極與上拉節(jié)點PU連接。在信號輸入端INPUT的輸入信號處于高電平時，上拉驅(qū)動晶體管M1導(dǎo)通，將第一電壓端VDD的電壓信號輸出至上拉節(jié)點PU。

在一個實施例中，例如，存儲電路包括電容器C1，電容器C1的第一端與上拉節(jié)點PU連接，以及電容器C1的第二端與輸出端OUTPUT連接。在上拉驅(qū)動晶體管M1導(dǎo)通時，利用第一電壓端VDD的高電平信號給電容器C1進行充電。

在一個實施例中，例如，上拉電路102包括輸出晶體管M3，輸出晶體管M3的柵極與上拉節(jié)點PU連接，輸出晶體管M2的第一極與時鐘信號端CLK連接，輸出晶體管M2的第二極與輸出端OUTPUT連接。在上拉節(jié)點PU處的上拉信號處于高電平時，輸出晶體管M3導(dǎo)通，將時鐘信號端CLK的時鐘信號輸出到輸出端OUTPUT。

在一個實施例中，例如，復(fù)位電路103包括復(fù)位晶體管M2。復(fù)位晶體管M2的柵極與復(fù)位信號端RESET連接，第一極與上拉節(jié)點PU連接，第二極與第二電壓端VGL連接。

在復(fù)位信號端RESET處的復(fù)位信號處于高電平時，復(fù)位晶體管M2導(dǎo)通，將上拉節(jié)點PU處的上拉信號下拉至第二電壓端VGL的電壓信號。

在一個實施例中，例如，驅(qū)動下拉電路104包括第一驅(qū)動下拉晶體管M8、第二驅(qū)動下拉晶體管M9、第三驅(qū)動下拉晶體管M4和第四驅(qū)動下拉晶體管M5。

第一驅(qū)動下拉晶體管M8的柵極和第三驅(qū)動下拉晶體管M4的第二極連接，第一驅(qū)動下拉晶體管M8的第一極與第三電壓端GCH連接，第一驅(qū)動下拉晶體管M8的第二極與下拉節(jié)點PD連接。

第二驅(qū)動下拉晶體管M9的柵極與上拉節(jié)點PU連接，第二驅(qū)動下拉晶體管M9的第一極與下拉節(jié)點PD連接，第二驅(qū)動下拉晶體管M9的第二極與第二電壓端VGL連接。

第三驅(qū)動下拉晶體管M4的柵極和第一極與第三電壓端GCH連接。

第四驅(qū)動下拉晶體管M5的柵極與上拉節(jié)點PU連接，第四驅(qū)動下拉晶體管M5的第一極與第三驅(qū)動下拉晶體管M4的第二極，第四驅(qū)動下拉晶體管M5的第二極與第二電壓端VGL連接。

在一個實施例中，例如，下拉電路105包括節(jié)點下拉晶體管M6和輸出下拉晶體管M7，節(jié)點下拉晶體管M6和輸出下拉晶體管M7的柵極與下拉節(jié)點PD連接，節(jié)點下拉晶體管M6的第一極與上拉節(jié)點PU連接，輸出下拉晶體管M7的第一極與輸出端OUTPUT連接，節(jié)點下拉晶體管M6和輸出下拉晶體管M7的第二極與第二電壓端VGL連接。在下拉節(jié)點PD處的下拉信號處于高電平時，節(jié)點下拉晶體管M6和輸出下拉晶體管M7導(dǎo)通，分別將上拉節(jié)點PU和輸出端OUTPUT下拉至第二電壓端VGL的電壓信號。

在一個實施例中，例如，干擾去除電路106包括干擾去除晶體管M10，干擾去除晶體管M10的柵極和第一極都與幀起始信號端STV或控制信號端GLB連接，干擾去除晶體管M10的第二極與下拉節(jié)點PD連接。

圖3示出了根據(jù)本公開實施例的由多個移位寄存器級聯(lián)形成的柵極驅(qū)動電路的第一示意圖。

圖3所示的柵極驅(qū)動電路包括多個級聯(lián)的移位寄存器。每級移位寄存器都可以采用下文中所描述的結(jié)構(gòu)。

其中，第一級移位寄存器的信號輸入端連接幀起始信號端，起始信號為一個激活脈沖信號，可選的如幀起始信號STV，第一級移位寄存器的復(fù)位信號端連接下一級移位寄存器的輸出端。

最后一級移位寄存器的信號輸入端連接上一級移位寄存器的輸出端，最后一級移位寄存器的復(fù)位信號端連接幀起始信號端STV。

對于除了第一級移位寄存器和最后一級移位寄存器之外的其它移位寄存器，其信號輸入端連接上一級移位寄存器的輸出端，復(fù)位信號端連接下一級移位寄存器的輸出端；且所有級聯(lián)的移位寄存器均可采用圖1-2所示的移位寄存器。

如圖3所示，與傳統(tǒng)的級聯(lián)圖不同之處在于，在本申請的柵極驅(qū)動電路中，將幀起始信號STV接入每一級移位寄存器。

圖4示出了根據(jù)本公開實施例的由多個移位寄存器級聯(lián)形成的柵極驅(qū)動電路的第二示意圖。

圖4所示的柵極驅(qū)動電路包括多個級聯(lián)的移位寄存器。每級移位寄存器都可以采用下文中所描述的結(jié)構(gòu)。

其中，第一級移位寄存器的信號輸入端連接幀起始信號端，起始信號為一個激活脈沖信號，可選的如幀起始信號STV，第一級移位寄存器的復(fù)位信號端連接下一級移位寄存器的輸出端。

最后一級移位寄存器的信號輸入端連接上一級移位寄存器的輸出端，最后一級移位寄存器的復(fù)位信號端連接幀起始信號端STV。

對于除了第一級移位寄存器和最后一級移位寄存器之外的其它移位寄存器，其信號輸入端連接上一級移位寄存器的輸出端，復(fù)位信號端連接下一級移位寄存器的輸出端；且所有級聯(lián)的移位寄存器均可采用圖1-2所示的移位寄存器。

如圖4所示，如圖3所示，與傳統(tǒng)的級聯(lián)圖不同之處在于，在本申請的柵極驅(qū)動電路中，增加一個控制信號GLB，在移位寄存器的輸出信號出現(xiàn)異常后，新時序到來前提供有效控制電平。

圖3和圖4的這兩種方案都是對在信號發(fā)生紊亂后，新時序到來前對全部的移位寄存器進行全局復(fù)位。

圖5示出了根據(jù)本公開實施例的移位寄存器的掃描時序圖。

圖5為本公開的兩種方案的時序圖，當時序正常時，移位寄存器正常工作，干擾去除電路106在STV/GLB為高時工作，不影響正常工作狀態(tài)。

第一階段，信號輸入端INPUT為高電平信號，信號輸入端的信號為移位寄存器上一級的輸出端OUTPUT輸出的信號，使得上拉驅(qū)動晶體管M1導(dǎo)通；第一電壓端VDD的高電平信號給電容器C1進行充電，此時上拉節(jié)點PU的電平被拉高，使得輸出晶體管M3導(dǎo)通，此時時鐘信號端CLK的時鐘信號為低電平，輸出端OUTPUT輸出低電平。此外，由于上拉節(jié)點PU是高電平，第二驅(qū)動下拉晶體管M9和第四驅(qū)動下拉晶體管M5導(dǎo)通，使得下拉節(jié)點PD處于低電平，相應(yīng)地節(jié)點下拉晶體管M6和輸出下拉晶體管M7均截止。此外，在該階段中，復(fù)位信號端RESET的復(fù)位信號處于低電平，復(fù)位晶體管M2截止。從而保證信號的穩(wěn)定性輸出。

在第二階段，當信號輸入端INPUT為低電平，上拉驅(qū)動晶體管M1截止，上拉節(jié)點PU繼續(xù)保持高電平，輸出晶體管M3保持導(dǎo)通狀態(tài)。復(fù)位信號端RESET處于低電平，復(fù)位晶體管M2保持截止。這時候時鐘信號端CLK的時鐘信號處于高電平，此時，上拉節(jié)點由于自舉效應(yīng)(bootstrapping)放大上拉節(jié)點的電壓，最終向輸出端傳輸高電平驅(qū)動信號。此時上拉節(jié)點PU仍為高電平，第二驅(qū)動下拉晶體管M9和第四驅(qū)動下拉晶體管M5保持導(dǎo)通，對下拉節(jié)點PD進行放電，從而節(jié)點下拉晶體管M6和輸出下拉晶體管M7繼續(xù)保持截止，從而保證信號的穩(wěn)定性輸出。

第三階段，信號輸入端INPUT處于低電平，輸入晶體管M1保持截止。當復(fù)位端信號Reset為高電平信號時(復(fù)位信號是下一級移位寄存器的輸出)，復(fù)位信號端的高電平信號使得復(fù)位晶體管M2導(dǎo)通，將上拉節(jié)點PU處的上拉信號下拉至第二電壓端VGL的電壓信號。由于上拉節(jié)點PU處于低電平，截止輸出晶體管M3。

在第四階段，此時時鐘信號端CLK處于高電平，CLKB的時鐘信號處于低電平，第三電壓端GCH為高電平的電壓信號。此時，第三驅(qū)動下拉晶體管M4導(dǎo)通，由于前一階段通過復(fù)位晶體管M2已對上拉節(jié)點PU進行了放電，此時第二驅(qū)動下拉晶體管M9和第四驅(qū)動下拉晶體管M5處于截止狀態(tài)，此時第一驅(qū)動下拉晶體管M8導(dǎo)通對下拉節(jié)點PD進行充電；此時下拉節(jié)點PD電平被拉高，從而導(dǎo)通節(jié)點下拉晶體管M6和輸出下拉晶體管M7，將上拉節(jié)點PU和輸出端OUTPUT下拉至第二電壓端VGL的電壓信號，對上拉節(jié)點PU及輸出端OUTPUT進行放噪，使得由時鐘信號端CLK產(chǎn)生的耦合噪聲電壓得以消除，從而保證低電壓輸出，保證信號輸出的穩(wěn)定性。只要上拉節(jié)點PU為高電平(在本級移位寄存器上拉節(jié)點PU充電以及有輸出時)，下拉節(jié)點PD即為低電平，只要上拉節(jié)點PU為低電平，下拉節(jié)點PD一直為高電平，節(jié)點下拉晶體管M6和輸出下拉晶體管M7就一直導(dǎo)通，對上拉節(jié)點PU及輸出端OUTPUT進行放噪。

在第五階段，當一幀結(jié)束時，下一幀到來之前，STV或者GLB為有效控制信號，從而將干擾去除晶體管M10導(dǎo)通，干擾去除晶體管M10對下拉節(jié)點PD進行充電，下拉節(jié)點PD電平為高會對上拉節(jié)點PU進行放噪，保持上拉節(jié)點PU由于電荷積累等造成的不良。

其中當一幀結(jié)束時，下一幀到來之前，是指當移位寄存器從第一行掃到最后一行后，在開始第二次的重復(fù)掃描過程之前。

其中當G(n)級移位寄存器連接的時鐘信號端為CLK時，G(n+1)級移位寄存器連接的時鐘信號端為CLKB。

當時序中間出現(xiàn)異常時，上拉節(jié)點PU無法放電，但是由于新的時序到來后，STV最先給，這樣通過干擾去除晶體管M10，下拉節(jié)點PD為高電壓，在時鐘信號CLK到來之前將上拉節(jié)點PU的點進行了釋放，這樣就不會有錯誤輸出，增加了容錯機制，使產(chǎn)品的品質(zhì)和可靠性更高。

圖5只是本公開的一個實施實例，本公開不局限于此。

圖6示出了根據(jù)本公開實施例的用于移位寄存器的驅(qū)動方法的流程圖。

第一階段，上拉驅(qū)動電路在信號輸入端所輸入的信號的控制下，將第一電壓端的電壓信號輸出至上拉節(jié)點，并對存儲電路進行充電，使得上拉電路將時鐘信號端的時鐘信號輸出至輸出端；由于將第一電壓端的電壓信號輸出至上拉節(jié)點，使得驅(qū)動下拉電路將下拉節(jié)點下拉至第二電壓端的電壓信號，從而下拉電路截止。(S601)

在第二階段，在信號輸入端所輸入的信號的控制下，上拉驅(qū)動電路截止，上拉節(jié)點繼續(xù)保持第一電壓端的電壓信號；上拉電路保持導(dǎo)通狀態(tài)，時鐘信號通過上拉電路輸出至輸出端；上拉節(jié)點仍為第一電壓端的電壓信號，通過驅(qū)動下拉電路對下拉節(jié)點進行放電，從而下拉電路繼續(xù)保持截止。(S602)

在第三階段，在復(fù)位信號端輸入的復(fù)位信號的控制下，復(fù)位電路導(dǎo)通，以將上拉節(jié)點處的上拉信號下拉至第二電壓端的電壓信號；由于上拉節(jié)點處于第二電壓端的電壓信號，截止上拉電路。(S603)

在第四階段，驅(qū)動下拉電路在第三電壓端的電壓信號的控制下，將第三電壓端的電壓信號輸出至下拉節(jié)點；當下拉節(jié)點電平為第三電壓端的電壓信號時，導(dǎo)通下拉電路以將上拉節(jié)點和輸出端下拉至第二電壓端的電壓信號，對上拉節(jié)點及輸出端進行放噪。(S604)

在第五階段，當一幀結(jié)束時，下一幀到來之前，通過有效電平的幀起始信號或控制信號導(dǎo)通干擾去除電路以對下拉節(jié)點進行充電。(S605)

本公開提出的具有容錯機制的新型移位寄存器的結(jié)構(gòu)，不僅考慮移位寄存器的壽命及信賴性現(xiàn)相關(guān)的問題，并能對信號紊亂有一定的容忍機制。

除非另有定義，這里使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)具有與本發(fā)明所屬領(lǐng)域的普通技術(shù)人員共同理解的相同含義。還應(yīng)當理解，諸如在通常字典里定義的那些術(shù)語應(yīng)當被解釋為具有與它們在相關(guān)技術(shù)的上下文中的含義相一致的含義，而不應(yīng)用理想化或極度形式化的意義來解釋，除非這里明確地這樣定義。

上面是對本發(fā)明的說明，而不應(yīng)被認為是對其的限制。盡管描述了本發(fā)明的若干示例性實施例，但本領(lǐng)域技術(shù)人員將容易地理解，在不背離本發(fā)明的新穎教學(xué)和優(yōu)點的前提下可以對示例性實施例進行許多修改。因此，所有這些修改都意圖包含在權(quán)利要求書所限定的本發(fā)明范圍內(nèi)。應(yīng)當理解，上面是對本發(fā)明的說明，而不應(yīng)被認為是限于所公開的特定實施例，并且對所公開的實施例以及其他實施例的修改意圖包含在所附權(quán)利要求書的范圍內(nèi)。本發(fā)明由權(quán)利要求書及其等效物限定。