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本申請(qǐng)要求于2016年4月14日提交至韓國知識(shí)產(chǎn)權(quán)局(kipo)的第10-2016-0045766號(hào)韓國專利申請(qǐng)的優(yōu)先權(quán)和權(quán)益，該韓國專利申請(qǐng)的全部內(nèi)容通過引用并入本文。

本公開的示例性實(shí)施方式的一個(gè)或多個(gè)方面涉及柵極驅(qū)動(dòng)電路及包括該柵極驅(qū)動(dòng)電路的顯示設(shè)備。

背景技術(shù)：

顯示設(shè)備包括多個(gè)柵極線、多個(gè)數(shù)據(jù)線以及連接至多個(gè)柵極線和多個(gè)數(shù)據(jù)線的多個(gè)像素。顯示設(shè)備包括用于將柵極信號(hào)順序地提供至多個(gè)柵極線的柵極驅(qū)動(dòng)電路和用于將數(shù)據(jù)信號(hào)輸出至多個(gè)數(shù)據(jù)線的數(shù)據(jù)驅(qū)動(dòng)電路。

柵極驅(qū)動(dòng)電路包括具有多個(gè)驅(qū)動(dòng)電路(下文中稱為驅(qū)動(dòng)級(jí))的移位寄存器。多個(gè)驅(qū)動(dòng)級(jí)分別輸出與多個(gè)柵極線對(duì)應(yīng)的柵極信號(hào)。多個(gè)驅(qū)動(dòng)級(jí)中的每個(gè)包括多個(gè)操作地連接的晶體管。

在本背景部分公開的以上信息是為了提高對(duì)發(fā)明構(gòu)思的背景的理解，并且因此，其可包含不構(gòu)成現(xiàn)有技術(shù)的信息。

技術(shù)實(shí)現(xiàn)要素：

本公開示例性實(shí)施方式的一個(gè)或多個(gè)方面針對(duì)可靠性提高的柵極驅(qū)動(dòng)電路。

本公開示例性實(shí)施方式的一個(gè)或多個(gè)方面針對(duì)包括可靠性提高的柵極驅(qū)動(dòng)電路的顯示設(shè)備。

根據(jù)發(fā)明構(gòu)思的示例性實(shí)施方式，柵極驅(qū)動(dòng)電路包括多個(gè)級(jí)，該多個(gè)級(jí)配置成向顯示面板的柵極線提供柵極信號(hào)，該多個(gè)級(jí)之中的第k級(jí)包括輸入電路、第一輸出電路、第二輸出電路、放電保持電路、第一下拉電路以及放電電路，其中，輸入電路配置成從前一級(jí)接收前一進(jìn)位信號(hào)以及對(duì)第一節(jié)點(diǎn)進(jìn)行預(yù)充電；第一輸出電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)，將時(shí)鐘信號(hào)作為第k柵極信號(hào)輸出；第二輸出電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)，將時(shí)鐘信號(hào)作為第k進(jìn)位信號(hào)輸出；放電保持電路配置成響應(yīng)于時(shí)鐘信號(hào)，將時(shí)鐘信號(hào)傳輸至第二節(jié)點(diǎn)，以及響應(yīng)于第k進(jìn)位信號(hào)，將第二節(jié)點(diǎn)放電至第二低電壓；第一下拉電路配置成響應(yīng)于第二節(jié)點(diǎn)的信號(hào)和來自后一級(jí)的后一進(jìn)位信號(hào)，將第k柵極信號(hào)放電至第一低電壓，以及將第一節(jié)點(diǎn)和第k進(jìn)位信號(hào)放電至第二低電壓；放電電路配置成響應(yīng)于前一進(jìn)位信號(hào)，將第k進(jìn)位信號(hào)放電至第二低電壓，其中k是大于或等于2的自然數(shù)。

在實(shí)施方式中，放電電路可包括第一放電晶體管，該第一放電晶體管包括連接至用于輸出第k進(jìn)位信號(hào)的進(jìn)位輸出端子的第一電極、連接至用于接收第二低電壓的第二電壓端子的第二電極、以及連接至用于接收前一級(jí)的前一進(jìn)位信號(hào)的第一輸入端子的柵電極。

在實(shí)施方式中，放電保持電路可包括第一保持晶體管、第二保持晶體管、第三保持晶體管以及第四保持晶體管，其中，第一保持晶體管包括連接至用于接收時(shí)鐘信號(hào)的時(shí)鐘端子的第一電極、第二電極、以及連接至?xí)r鐘端子的柵電極，第二保持晶體管包括連接至?xí)r鐘端子的第一電極、連接至第二節(jié)點(diǎn)的第二電極、以及連接至第一保持晶體管的第二電極的柵電極，第三保持晶體管包括連接至第一保持晶體管的第二電極的第一電極、連接至用于接收第二低電壓的第二電壓端子的第二電極、以及連接至用于輸出第k進(jìn)位信號(hào)的進(jìn)位輸出端子的柵電極，第四保持晶體管包括連接至第二節(jié)點(diǎn)的第一電極、連接至第二電壓端子的第二電極、以及連接至進(jìn)位輸出端子的柵電極。

在實(shí)施方式中，第一下拉電路可包括第一下拉晶體管、第二下拉晶體管、第三下拉晶體管、第四下拉晶體管以及第五下拉晶體管，其中，第一下拉晶體管包括連接至第一節(jié)點(diǎn)的第一電極、連接至用于接收第二低電壓的第二電壓端子的第二電極、以及連接至用于接收后一進(jìn)位信號(hào)的第二輸入端子的柵電極，第二下拉晶體管包括連接至用于輸出第k柵極信號(hào)的柵極輸出端子的第一電極、連接至用于接收第一低電壓的第一電壓端子的第二電極、以及連接至第二節(jié)點(diǎn)的柵電極，第三下拉晶體管包括連接至柵極輸出端子的第一電極、連接至第一電壓端子的第二電極、以及連接至第二輸入端子的柵電極，第四下拉晶體管包括連接至用于輸出第k進(jìn)位信號(hào)的進(jìn)位輸出端子的第一電極、連接至第二電壓端子的第二電極、以及連接至第二節(jié)點(diǎn)的柵電極，第五下拉晶體管包括連接至進(jìn)位輸出端子的第一電極、連接至第二電壓端子的第二電極、以及連接至第二輸入端子的柵電極。

在實(shí)施方式中，柵極驅(qū)動(dòng)電路還可包括第二下拉電路，該第二下拉電路配置成響應(yīng)于第二節(jié)點(diǎn)的信號(hào)將第一節(jié)點(diǎn)放電至第二低電壓。

在實(shí)施方式中，第二下拉電路可包括第六下拉晶體管，該第六下拉晶體管包括連接至第一節(jié)點(diǎn)的第一電極、連接至第二電壓端子的第二電極以及連接至第二節(jié)點(diǎn)的柵電極。

在實(shí)施方式中，放電電路還可包括第二放電晶體管，該第二放電晶體管包括連接至第二節(jié)點(diǎn)的第一電極、連接至第二電壓端子的第二電極以及連接至第一輸入端子的柵電極。

根據(jù)發(fā)明構(gòu)思的示例性實(shí)施方式，柵極驅(qū)動(dòng)電路包括多個(gè)級(jí)，該多個(gè)級(jí)之中的第k級(jí)包括輸入電路、第一輸出電路、第二輸出電路、放電保持電路、第一下拉電路以及進(jìn)位反饋電路，其中，輸入電路配置成從前一級(jí)接收前一進(jìn)位信號(hào)以及對(duì)第一節(jié)點(diǎn)進(jìn)行預(yù)充電；第一輸出電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)將時(shí)鐘信號(hào)作為第k柵極信號(hào)輸出；第二輸出電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)將時(shí)鐘信號(hào)作為第k進(jìn)位信號(hào)輸出；放電保持電路配置成響應(yīng)于時(shí)鐘信號(hào)將時(shí)鐘信號(hào)傳輸至第二節(jié)點(diǎn)，以及響應(yīng)于第k進(jìn)位信號(hào)將第二節(jié)點(diǎn)放電至第二低電壓；第一下拉電路配置成響應(yīng)于第二節(jié)點(diǎn)的信號(hào)和來自后一級(jí)的后一進(jìn)位信號(hào)，將第k柵極信號(hào)放電至第一低電壓，并且將第一節(jié)點(diǎn)和第k進(jìn)位信號(hào)放電至第二低電壓；進(jìn)位反饋電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)將第k進(jìn)位信號(hào)反饋為前一進(jìn)位信號(hào)，其中k是大于或等于2的自然數(shù)。

在實(shí)施方式中，柵極驅(qū)動(dòng)電路還可包括第一輸入端子、第二輸入端子、進(jìn)位輸出端子以及三輸入端子，其中，第一輸入端子配置成接收前一進(jìn)位信號(hào)，第二輸入端子配置成接收后一進(jìn)位信號(hào)，進(jìn)位輸出端子配置成輸出第k進(jìn)位信號(hào)，第三輸入端子配置成接收從進(jìn)位輸出端子輸出的第k進(jìn)位信號(hào)。

在實(shí)施方式中，進(jìn)位反饋電路可包括第一反饋晶體管和第二反饋晶體管，其中，第一反饋晶體管包括連接至第三輸入端子的第一電極、第二電極、以及連接至第三輸入端子的柵電極，第二反饋晶體管包括連接至第一反饋晶體管的第二電極的第一電極、連接至第一輸入端子的第二電極以及連接至第一節(jié)點(diǎn)的柵電極。

在實(shí)施方式中，柵極驅(qū)動(dòng)電路還可包括放電電路，該放電電路配置成響應(yīng)于前一進(jìn)位信號(hào)將第k進(jìn)位信號(hào)放電至第二低電壓。

在實(shí)施方式中，放電電路可包括第一放電晶體管，該第一放電晶體管包括連接至進(jìn)位輸出端子的第一電極、連接至用于接收第二低電壓的第二電壓端子的第二電極、以及連接至第一輸入端子的柵電極。

在實(shí)施方式中，放電電路還可包括第二放電晶體管，該第二放電晶體管包括連接至第二節(jié)點(diǎn)的第一電極、連接至第二電壓端子的第二電極、以及連接至第一輸入端子的柵電極。

根據(jù)發(fā)明構(gòu)思的示例性實(shí)施方式，柵極驅(qū)動(dòng)電路包括多個(gè)級(jí)，該多個(gè)級(jí)配置成向顯示面板的柵極線提供柵極信號(hào)，該多個(gè)級(jí)之中的第k級(jí)包括輸入電路、第一輸出電路、第二輸出電路、放電保持電路、第一下拉電路、第二下拉電路、第三下拉電路以及放電電路，其中，輸入電路配置成從前一級(jí)接收前一進(jìn)位信號(hào)以及對(duì)第一節(jié)點(diǎn)進(jìn)行預(yù)充電；第一輸出電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)將時(shí)鐘信號(hào)作為第k柵極信號(hào)輸出；第二輸出電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)將時(shí)鐘信號(hào)作為第k進(jìn)位信號(hào)輸出；放電保持電路配置成響應(yīng)于時(shí)鐘信號(hào)將時(shí)鐘信號(hào)傳輸至第二節(jié)點(diǎn)，以及響應(yīng)于第k進(jìn)位信號(hào)將第二節(jié)點(diǎn)放電至第二低電壓；第一下拉電路配置成響應(yīng)于第二節(jié)點(diǎn)的信號(hào)和來自第一后一級(jí)的第一后一進(jìn)位信號(hào)，將第k柵極信號(hào)放電至第一低電壓，以及將第一節(jié)點(diǎn)和第k進(jìn)位信號(hào)放電至第二低電壓；第二下拉電路配置成響應(yīng)于第二節(jié)點(diǎn)的信號(hào)將第一節(jié)點(diǎn)放電至第二低電壓；第三下拉電路配置成響應(yīng)于來自第二后一級(jí)的第二后一進(jìn)位信號(hào)將第一節(jié)點(diǎn)放電至第二低電壓；放電電路配置成響應(yīng)于前一進(jìn)位信號(hào)將第k進(jìn)位信號(hào)放電至第二低電壓，其中k是大于或等于2的自然數(shù)。

在實(shí)施方式中，放電電路可包括第一放電晶體管，該第一放電晶體管包括連接至用于輸出第k進(jìn)位信號(hào)的進(jìn)位輸出端子的第一電極、連接至用于接收第二低電壓的第二電壓端子的第二電極、以及連接至用于接收前一進(jìn)位信號(hào)的第一輸入端子的柵電極。

在實(shí)施方式中，第一下拉電路可包括第一下拉晶體管、第二下拉晶體管、第三下拉晶體管、第四下拉晶體管、第五下拉晶體管、第六下拉晶體管以及第七下拉晶體管，其中，第一下拉晶體管包括連接至第一節(jié)點(diǎn)的第一電極、第二電極、以及連接至用于接收第一后一進(jìn)位信號(hào)的第二輸入端子的柵電極，第二下拉晶體管包括連接至第一下拉晶體管的第二電極的第一電極、連接至用于接收第二低電壓的第二電壓端子的第二電極、以及連接至第一下拉晶體管的第二電極的柵電極，第三下拉晶體管包括連接至用于輸出第k柵極信號(hào)的柵極輸出端子的第一電極、連接至用于接收第一低電壓的第一電壓端子的第二電極、以及連接至第二節(jié)點(diǎn)的柵電極，第四下拉晶體管包括連接至柵極輸出端子的第一電極、連接至第一電壓端子的第二電極、以及連接至第一后一級(jí)的第二輸入端子的柵電極，第五下拉晶體管包括連接至用于輸出第k進(jìn)位信號(hào)的進(jìn)位輸出端子的第一電極、連接至第二電壓端子的第二電極、以及連接至第二節(jié)點(diǎn)的柵電極，第六下拉晶體管包括連接至進(jìn)位輸出端子的第一電極、連接至第二電壓端子的第二電極、以及連接至第二輸入端子的柵電極，第七下拉晶體管包括連接至第二節(jié)點(diǎn)的第一電極、連接至第二電壓端子的第二電極、以及連接至第一輸入端子的柵電極。

在實(shí)施方式中，第一下拉電路可包括第一下拉晶體管、第二下拉晶體管以及第三下拉晶體管，其中，第一下拉晶體管包括連接至第一節(jié)點(diǎn)的第一電極、連接至用于接收第二低電壓的第二電壓端子的第二電極、以及連接至用于接收第一后一進(jìn)位信號(hào)的第二輸入端子的柵電極，第二下拉晶體管包括連接至用于輸出第k柵極信號(hào)的柵極輸出端子的第一電極、連接至第一電壓端子的第二電極、以及連接至用于從第一后一級(jí)接收第一后一進(jìn)位信號(hào)的第二輸入端子的柵電極，第三下拉晶體管包括連接至用于輸出第k進(jìn)位信號(hào)的進(jìn)位輸出端子的第一電極、連接至第二電壓端子的第二電極、以及連接至第二節(jié)點(diǎn)的柵電極。

在實(shí)施方式中，第二下拉電路可包括第四下拉晶體管，該第四下拉晶體管包括連接至第一節(jié)點(diǎn)的第一電極、連接至用于接收第二低電壓的第二電壓端子的第二電極和連接至第二節(jié)點(diǎn)的柵電極，以及第三下拉電路可包括第五下拉晶體管，該第五下拉晶體管包括連接至第一節(jié)點(diǎn)的第一電極、連接至用于接收第二低電壓的第二電壓端子的第二電極、以及連接至用于接收第二后一進(jìn)位信號(hào)的第三輸入端子的柵電極。

在實(shí)施方式中，來自前一級(jí)的前一進(jìn)位信號(hào)可以是來自第k-1級(jí)的第k-1進(jìn)位信號(hào)，來自第一后一級(jí)的第一后一進(jìn)位信號(hào)可以是來自第k+1級(jí)的第k+1進(jìn)位信號(hào)，以及來自第二后一級(jí)的第二后一進(jìn)位信號(hào)可以是來自第k+2級(jí)的第k+2進(jìn)位信號(hào)。

根據(jù)發(fā)明構(gòu)思的示例性實(shí)施方式，顯示設(shè)備包括顯示面板、柵極驅(qū)動(dòng)電路以及數(shù)據(jù)驅(qū)動(dòng)電路，其中，顯示面板包括分別連接至多個(gè)柵極線和多個(gè)數(shù)據(jù)線的多個(gè)像素，柵極驅(qū)動(dòng)電路包括用于將柵極信號(hào)輸出至多個(gè)柵極線的多個(gè)級(jí)，數(shù)據(jù)驅(qū)動(dòng)電路配置成驅(qū)動(dòng)多個(gè)數(shù)據(jù)線，其中，多個(gè)級(jí)之中的第k級(jí)(k是大于或等于2的自然數(shù))包括輸入電路、第一輸出電路、第二輸出電路、放電保持電路、第一下拉電路和放電電路，其中，輸入電路配置成從前一級(jí)接收前一進(jìn)位信號(hào)以及對(duì)第一節(jié)點(diǎn)進(jìn)行預(yù)充電，第一輸出電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)將時(shí)鐘信號(hào)作為第k柵極信號(hào)輸出，第二輸出電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)將時(shí)鐘信號(hào)作為第k進(jìn)位信號(hào)輸出，放電保持電路配置成響應(yīng)于時(shí)鐘信號(hào)將時(shí)鐘信號(hào)傳輸至第二節(jié)點(diǎn)以及響應(yīng)于第k進(jìn)位信號(hào)將第二節(jié)點(diǎn)放電至第二低電壓，第一下拉電路配置成響應(yīng)于第二節(jié)點(diǎn)的信號(hào)和來自后一級(jí)的后一進(jìn)位信號(hào)將第k柵極信號(hào)放電至第一低電壓以及將第一節(jié)點(diǎn)和第k進(jìn)位信號(hào)放電至第二低電壓，放電電路配置成響應(yīng)于前一進(jìn)位信號(hào)將第k進(jìn)位信號(hào)放電至第二低電壓。

根據(jù)發(fā)明構(gòu)思的示例性實(shí)施方式，顯示設(shè)備包括顯示面板、柵極驅(qū)動(dòng)電路以及數(shù)據(jù)驅(qū)動(dòng)電路，其中，顯示面板包括分別連接至多個(gè)柵極線和多個(gè)數(shù)據(jù)線的多個(gè)像素，柵極驅(qū)動(dòng)電路包括用于將柵極信號(hào)輸出至多個(gè)柵極線的多個(gè)級(jí)，數(shù)據(jù)驅(qū)動(dòng)電路配置成驅(qū)動(dòng)多個(gè)數(shù)據(jù)線，其中，多個(gè)級(jí)之中的第k級(jí)(k是大于或等于2的自然數(shù))包括輸入電路、第一輸出電路、第二輸出電路、放電保持電路、第一下拉電路以及進(jìn)位反饋電路，其中，輸入電路配置成從前一級(jí)接收前一進(jìn)位信號(hào)以及對(duì)第一節(jié)點(diǎn)進(jìn)行預(yù)充電，第一輸出電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)將時(shí)鐘信號(hào)作為第k柵極信號(hào)輸出，第二輸出電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)將時(shí)鐘信號(hào)作為第k進(jìn)位信號(hào)輸出，放電保持電路配置成響應(yīng)于時(shí)鐘信號(hào)將時(shí)鐘信號(hào)傳輸至第二節(jié)點(diǎn)以及響應(yīng)于第k進(jìn)位信號(hào)將第二節(jié)點(diǎn)放電至第二低電壓，第一下拉電路配置成響應(yīng)于第二節(jié)點(diǎn)的信號(hào)和來自后一級(jí)的后一進(jìn)位信號(hào)將第k柵極信號(hào)放電至第一低電壓以及將第一節(jié)點(diǎn)和第k進(jìn)位信號(hào)放電至第二低電壓，進(jìn)位反饋電路配置成響應(yīng)于第一節(jié)點(diǎn)的信號(hào)將第k進(jìn)位信號(hào)反饋為前一進(jìn)位信號(hào)。

附圖說明

包括附圖以提供對(duì)發(fā)明構(gòu)思的進(jìn)一步理解，以及附圖被并入本說明書并構(gòu)成本說明書的一部分。附圖示出了發(fā)明構(gòu)思的示例性實(shí)施方式，以及連同描述一起用于說明發(fā)明構(gòu)思的方面和特征。在附圖中：

圖1是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的顯示設(shè)備的平面圖；

圖2是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的顯示設(shè)備的信號(hào)的時(shí)序圖；

圖3是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的像素的等效電路圖；

圖4是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的像素的剖視圖；

圖5是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的柵極驅(qū)動(dòng)電路的框圖；

圖6是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖；

圖7是示出了圖6中示出的驅(qū)動(dòng)級(jí)的操作的時(shí)序圖；

圖8是示出了根據(jù)圖6中示出的驅(qū)動(dòng)級(jí)的操作的信號(hào)變化的示圖；

圖9是示出了當(dāng)圖6中示出的驅(qū)動(dòng)級(jí)中的放電晶體管不工作時(shí)從圖5中示出的驅(qū)動(dòng)級(jí)輸出的進(jìn)位信號(hào)的示圖；

圖10是示出了當(dāng)圖6中示出的驅(qū)動(dòng)級(jí)中的放電晶體管工作時(shí)從圖5中示出的驅(qū)動(dòng)級(jí)輸出的進(jìn)位信號(hào)的示圖；

圖11是根據(jù)發(fā)明構(gòu)思的另一實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖；

圖12是示出了根據(jù)發(fā)明構(gòu)思的另一實(shí)施方式的柵極驅(qū)動(dòng)電路的框圖；

圖13是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖；

圖14是示出了當(dāng)圖13中示出的進(jìn)位反饋電路不工作時(shí)施加于輸入晶體管的第一電極和第二電極的信號(hào)的波形的示圖；

圖15是示出了當(dāng)圖13中示出的進(jìn)位反饋電路工作時(shí)施加于輸入晶體管的第一電極和第二電極的信號(hào)的波形的示圖；

圖16是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖；

圖17是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖；

圖18是示出了根據(jù)發(fā)明構(gòu)思的另一實(shí)施方式的柵極驅(qū)動(dòng)電路的框圖；

圖19是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖；

圖20是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖；

圖21是示出了根據(jù)發(fā)明構(gòu)思的另一實(shí)施方式的柵極驅(qū)動(dòng)電路的框圖；

圖22是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖；以及

圖23是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖。

具體實(shí)施方式

下文中，將參照附圖更詳細(xì)地描述示例性實(shí)施方式。然而，本發(fā)明構(gòu)思可以以多種不同形式實(shí)施而不應(yīng)該被理解為僅限于本文中示出的實(shí)施方式。更確切地，這些實(shí)施方式被提供為示例以使得本公開將是周全和完整的，并且將向本領(lǐng)域技術(shù)人員充分地傳達(dá)發(fā)明構(gòu)思的方面和特征。相應(yīng)地，可不描述對(duì)于本領(lǐng)域的普通技術(shù)人員完整理解發(fā)明構(gòu)思的方面和特征所不必要的過程、元件和技術(shù)。除非另有說明，否則在全部附圖和文字描述中，相同的附圖標(biāo)記代表相同的元件，并且因此，可不對(duì)它們進(jìn)行重復(fù)描述。

在附圖中，為了清晰，可能夸大和/或簡化元件、層和區(qū)域的相對(duì)尺寸。為了便于說明，本文中可使用諸如“在……下(beneath)”、“在……之下(below)”、“下(lower)”、“在……下方(under)”、“在……之上(above)”、“上(upper)”等的空間相對(duì)用語來描述如附圖中所示的一個(gè)元件或特征與另一元件(多個(gè)元件)或特征(多個(gè)特征)的關(guān)系。將理解的是，除附圖中描繪的定向之外，空間相對(duì)用語旨在還包括設(shè)備在使用或在操作中的不同的定向。例如，如果附圖中的設(shè)備翻轉(zhuǎn)，則描述為在其它元件或特征“之下”或“下”或“下方”的元件將被定向?yàn)樵谠撈渌蛱卣鳌爸稀?。因此，示例用語“在……之下(below)”和“在……下方(under)”可包含在……之上和在……之下兩個(gè)定向。設(shè)備可另外定向(例如，旋轉(zhuǎn)90度或處于其它定向)，并且本文中所使用的空間相對(duì)描述語應(yīng)被相應(yīng)地解釋。

將理解的是，雖然用語“第一”、“第二”、“第三”等可在本文中用于描述各種元件、部件、區(qū)域、層和/或區(qū)段，但是這些元件、部件、區(qū)域、層和/或區(qū)段不應(yīng)受這些用語限制。這些用語用于將一個(gè)元件、部件、區(qū)域、層或區(qū)段與另一元件、部件、區(qū)域、層或區(qū)段區(qū)分開。因此，在不背離本發(fā)明構(gòu)思的精神和范圍的情況下，下文描述的第一元件、第一部件、第一區(qū)域、第一層或第一區(qū)段可稱為第二元件、第二部件、第二區(qū)域、第二層或第二區(qū)段。

將理解的是，當(dāng)元件或?qū)颖环Q為在另一元件或?qū)印吧稀?、“連接至”或“聯(lián)接至”另一元件或?qū)訒r(shí)，其可直接在該另一元件或?qū)由?、直接連接或直接聯(lián)接至該另一元件或?qū)?，或者可存在一個(gè)或多個(gè)中間元件或?qū)?。此外，還將理解的是，當(dāng)元件或?qū)颖环Q為在兩個(gè)元件或?qū)印爸g”時(shí)，其可以是該兩個(gè)元件或?qū)又g唯一的元件或?qū)?，或者也可存在一個(gè)或多個(gè)中間元件或?qū)印?/p>

本文中所使用的術(shù)語出于描述特定實(shí)施方式的目的，并不旨在限制發(fā)明構(gòu)思。如本文中使用的，除非上下文清楚地另有指示，否則單數(shù)形式“一(a)”和“一(an)”旨在也包括復(fù)數(shù)形式。還將理解的是，當(dāng)在本說明書中使用時(shí)，用語“包含”、“包含有”、“包括”和“包括有”表示所陳述的特征、整體、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或多個(gè)其它特征、整體、步驟、操作、元件、部件和/或它們的組的存在或添加。如本文中所使用的，用語“和/或”包括關(guān)聯(lián)所列項(xiàng)中的一個(gè)或多個(gè)的任何和全部組合。當(dāng)諸如“……中的至少一個(gè)”的表述在元件列表之后時(shí)，修飾整個(gè)元件列表并不修飾列表中的單個(gè)元件。

如本文中所使用的，用語“基本上”、“約”和類似的用語用作近似的用語，而不用作程度的用語，并且旨在說明將被本領(lǐng)域普通技術(shù)人員所辨識(shí)的測(cè)量值或計(jì)算值中的固有偏差。此外，當(dāng)描述發(fā)明構(gòu)思的實(shí)施方式時(shí)，“可以(may)”的使用涉及“發(fā)明構(gòu)思的一個(gè)或多個(gè)實(shí)施方式”。如本文中所使用的，用語“使用(use)”、“使用(using)”和“使用的(used)”可認(rèn)為分別與用語“利用(utilize)”、“利用(utilizing)”和“利用的(utilized)”同義。此外，用語“示例性的”旨在表示示例或圖例。

可利用任何合適的硬件、固件(例如，專用集成電路)、軟件或軟件、固件和硬件的組合來實(shí)施本文中描述的根據(jù)發(fā)明構(gòu)思的實(shí)施方式的電子設(shè)備或電氣設(shè)備和/或任何其它相關(guān)的設(shè)備或部件。例如，這些設(shè)備的多種部件可形成在一個(gè)集成電路(ic)芯片上或形成在分離的ic芯片上。此外，這些設(shè)備的多種部件可實(shí)現(xiàn)于柔性印刷電路膜、帶式載體封裝(tcp)、印刷電路板(pcb)上，或者形成在一個(gè)襯底上。此外，這些設(shè)備的多種部件可以是運(yùn)行于一個(gè)或多個(gè)處理器上、運(yùn)行于一個(gè)或多個(gè)計(jì)算設(shè)備中、執(zhí)行計(jì)算機(jī)程序指令以及與其它系統(tǒng)部件交互以執(zhí)行本文中描述的各種功能的進(jìn)程或線程。計(jì)算機(jī)程序指令存儲(chǔ)在存儲(chǔ)器中，該存儲(chǔ)器可利用標(biāo)準(zhǔn)存儲(chǔ)設(shè)備(諸如，例如隨機(jī)存取存儲(chǔ)器(ram))實(shí)現(xiàn)于計(jì)算設(shè)備中。計(jì)算機(jī)程序指令也可存儲(chǔ)在其它非暫時(shí)性計(jì)算機(jī)可讀介質(zhì)(諸如，例如cd-rom、閃存驅(qū)動(dòng)器等)中。此外，本領(lǐng)域技術(shù)人員應(yīng)認(rèn)識(shí)到，在不背離發(fā)明構(gòu)思的示例性實(shí)施方式的精神和范圍的情況下，多種計(jì)算設(shè)備的功能可被組合到或集成到單個(gè)計(jì)算設(shè)備中，或特定計(jì)算設(shè)備的功能可跨一個(gè)或多個(gè)其它計(jì)算設(shè)備分布。

除非另有限定，否則本文中所使用的全部術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有與本發(fā)明構(gòu)思所屬技術(shù)領(lǐng)域的普通技術(shù)人員的通常理解相同的含義。還將理解的是，除非本文中明確地如此限定，否則諸如常用詞典中限定的術(shù)語的術(shù)語應(yīng)當(dāng)解釋為具有與其在相關(guān)技術(shù)領(lǐng)域和/或本說明書的上下文中的含義一致的含義，并且不應(yīng)當(dāng)以理想化或過于正式的含義進(jìn)行解釋。

圖1是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的顯示設(shè)備的平面圖。圖2是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的顯示設(shè)備的信號(hào)的時(shí)序圖。

如圖1和圖2中所示，根據(jù)發(fā)明構(gòu)思的實(shí)施方式的顯示設(shè)備包括顯示面板dp、柵極驅(qū)動(dòng)電路110、數(shù)據(jù)驅(qū)動(dòng)電路120以及驅(qū)動(dòng)控制器130。

顯示面板dp不被具體限制，并且例如，可包括各種顯示面板，例如，液晶顯示面板、有機(jī)發(fā)光顯示面板、電泳顯示面板和/或電潤濕顯示面板。為了方便起見，在下文中，顯示面板dp被描述為液晶顯示面板。包括液晶顯示面板的液晶顯示設(shè)備還可包括偏振器和背光單元(例如，背光或背光源)。

顯示面板dp包括第一襯底ds1、與第一襯底ds1隔開的第二襯底ds2以及布置在第一襯底ds1和第二襯底ds2之間的液晶層lcl(參見圖4)。在平面上，顯示面板dp包括顯示區(qū)da和非顯示區(qū)nda，其中，多個(gè)像素px11至pxnm位于顯示區(qū)da中，非顯示區(qū)nda圍繞顯示區(qū)da。

顯示面板dp包括布置在第一襯底ds1上的多個(gè)柵極線gl1至gln以及與多個(gè)柵極線gl1至gln交叉的多個(gè)數(shù)據(jù)線dl1至dlm。多個(gè)柵極線gl1至gln連接至柵極驅(qū)動(dòng)電路110。多個(gè)數(shù)據(jù)線dl1至dlm連接至數(shù)據(jù)驅(qū)動(dòng)電路120。為了方便起見，在圖1中示出了多個(gè)柵極線gl1至gln中的僅一些以及多個(gè)數(shù)據(jù)線dl1至dlm中的僅一些。

此外，為了方便起見，在圖1中示出多個(gè)像素px11至pxnm中的僅一些。多個(gè)像素px11至pxnm分別連接至多個(gè)柵極線gl1至gln之中的相應(yīng)柵極線和多個(gè)數(shù)據(jù)線dl1至dlm之中的相應(yīng)數(shù)據(jù)線。

多個(gè)像素px11至pxnm可根據(jù)待顯示的顏色被分成多個(gè)組。多個(gè)像素px11至pxnm中的每一個(gè)可顯示原色中的任一種。原色可包括紅色、綠色、藍(lán)色以及白色。然而，發(fā)明構(gòu)思不限于此，例如，原色還可包括(或可替代地包括)多種顏色，諸如，黃色、青色、品紅色等。

柵極驅(qū)動(dòng)電路110和數(shù)據(jù)驅(qū)動(dòng)電路120中的每一個(gè)從驅(qū)動(dòng)控制器130接收控制信號(hào)。驅(qū)動(dòng)控制器130可布置在主電路板mcb上。驅(qū)動(dòng)控制器130從外部圖形控制單元(例如，外部圖形控制器)接收?qǐng)D像數(shù)據(jù)和控制信號(hào)?？刂菩盘?hào)可包括用于區(qū)分幀區(qū)段ft-1、ft和ft+1的垂直同步信號(hào)vsync、用于區(qū)分水平區(qū)段hp的水平同步信號(hào)hsync(例如，行區(qū)分信號(hào))、數(shù)據(jù)使能信號(hào)(其例如可僅在數(shù)據(jù)被輸出的區(qū)段期間處于高電平以顯示數(shù)據(jù)進(jìn)入?yún)^(qū)域)以及時(shí)鐘信號(hào)。

在幀區(qū)段ft-1、ft和ft+1中的每個(gè)期間，柵極驅(qū)動(dòng)電路110基于通過信號(hào)線gsl從驅(qū)動(dòng)控制器130接收的控制信號(hào)(下文中稱為柵極控制信號(hào))生成柵極信號(hào)g1至gn，并將柵極信號(hào)g1至gn輸出至多個(gè)柵極線gl1至gln。柵極信號(hào)g1至gn可與水平區(qū)段hp對(duì)應(yīng)地順序輸出。柵極驅(qū)動(dòng)電路110和像素px11至pxnm可通過薄膜工藝并發(fā)地(例如，同時(shí)地)形成。例如，柵極驅(qū)動(dòng)電路110可在非顯示區(qū)nda(例如，在非顯示區(qū)nda上或在非顯示區(qū)nda中)安裝為氧化物半導(dǎo)體tft柵極驅(qū)動(dòng)器電路(osg)。

圖1示出了連接至多個(gè)柵極線gl1至gln的左端的一個(gè)柵極驅(qū)動(dòng)電路110。然而，發(fā)明構(gòu)思不限于此，并且根據(jù)實(shí)施方式，顯示設(shè)備可包括兩個(gè)柵極驅(qū)動(dòng)電路。兩個(gè)柵極驅(qū)動(dòng)電路中的一個(gè)可連接至多個(gè)柵極線gl1至gln的左端，以及另一個(gè)可連接至多個(gè)柵極線gl1至gln的右端。此外，兩個(gè)柵極驅(qū)動(dòng)電路中的一個(gè)可連接至奇數(shù)柵極線，以及另一個(gè)可連接至偶數(shù)柵極線。

數(shù)據(jù)驅(qū)動(dòng)電路120基于從驅(qū)動(dòng)控制器130接收的控制信號(hào)(下文中稱為數(shù)據(jù)控制信號(hào))、根據(jù)從驅(qū)動(dòng)控制器130提供的圖像數(shù)據(jù)生成灰度電壓(例如，灰階電壓)。數(shù)據(jù)驅(qū)動(dòng)電路120將灰度電壓作為數(shù)據(jù)電壓ds輸出至多個(gè)數(shù)據(jù)線dl1至dlm。

數(shù)據(jù)電壓ds可包括正數(shù)據(jù)電壓和/或負(fù)數(shù)據(jù)電壓，其中，正數(shù)據(jù)電壓具有相對(duì)于共用電壓的正值，負(fù)數(shù)據(jù)電壓具有相對(duì)于共用電壓的負(fù)值。例如，在水平區(qū)段hp中的每一個(gè)期間，施加于數(shù)據(jù)線dl1至dlm的數(shù)據(jù)電壓ds中的一些可具有正極性，以及其它的可具有負(fù)極性。數(shù)據(jù)電壓ds的極性可根據(jù)幀區(qū)段ft-1、ft以及ft+1反轉(zhuǎn)以防止或減小液晶的劣化。數(shù)據(jù)驅(qū)動(dòng)電路120可響應(yīng)于反轉(zhuǎn)信號(hào)生成以每個(gè)幀區(qū)段單位反轉(zhuǎn)的數(shù)據(jù)電壓ds。

數(shù)據(jù)驅(qū)動(dòng)電路120可包括驅(qū)動(dòng)芯片121和柔性電路板122，其中，驅(qū)動(dòng)芯片121安裝在柔性電路板122上。數(shù)據(jù)驅(qū)動(dòng)電路120可包括多個(gè)驅(qū)動(dòng)芯片121和多個(gè)柔性電路板122。柔性電路板122將主電路板mcb電連接至第一襯底ds1。多個(gè)驅(qū)動(dòng)芯片121向多個(gè)數(shù)據(jù)線dl1至dlm之中的相應(yīng)數(shù)據(jù)線提供數(shù)據(jù)信號(hào)。

作為示例，圖1示出了帶式載體封裝(tcp)型的數(shù)據(jù)驅(qū)動(dòng)電路120。根據(jù)發(fā)明構(gòu)思的另一實(shí)施方式，數(shù)據(jù)驅(qū)動(dòng)電路120可通過在玻璃上制作芯片(cog)方法布置在第一襯底ds1的非顯示區(qū)nda上。

圖3是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的像素的等效電路圖。圖4是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的像素的剖視圖。圖1中示出的多個(gè)像素px11至pxnm中的每一個(gè)可具有與圖3中示出的電路結(jié)構(gòu)相同或基本上相同的電路結(jié)構(gòu)。

如圖3中所示，像素pxij包括像素薄膜晶體管(下文中稱為像素晶體管)tr、液晶電容器clc以及存儲(chǔ)電容器cst。下文中，在說明書中，晶體管是指薄膜晶體管。根據(jù)發(fā)明構(gòu)思的實(shí)施方式，可省略存儲(chǔ)電容器cst。

像素晶體管tr電連接至第i柵極線gli和第j數(shù)據(jù)線dlj。響應(yīng)于從第i柵極線gli接收的柵極信號(hào)，像素晶體管tr輸出與從第j數(shù)據(jù)線dlj接收的數(shù)據(jù)信號(hào)對(duì)應(yīng)的像素電壓。

液晶電容器clc以從像素晶體管tr輸出的像素電壓充電。液晶層lcl(見圖4)中包括的液晶指向矢的排列根據(jù)液晶電容器clc中充電的充電量改變。入射至液晶層lcl的光可根據(jù)液晶指向矢的排列被傳輸或被阻擋。

存儲(chǔ)電容器cst與液晶電容器clc并聯(lián)連接。在設(shè)置或預(yù)定的區(qū)段期間，存儲(chǔ)電容器cst維持或基本上維持液晶指向矢的排列。

如圖4中所示，像素晶體管tr包括連接至第i柵極線gli(見圖3)的控制電極ge、與控制電極ge重疊的活化部al、連接至第j數(shù)據(jù)線dlj(見圖3)的第一電極se以及與第一電極se隔開的第二電極de。

液晶電容器clc包括像素電極pe和共用電極ce。存儲(chǔ)電容器cst包括像素電極pe和與像素電極pe重疊的存儲(chǔ)線stl的一部分。

第i柵極線gli和存儲(chǔ)線stl布置在第一襯底ds1的一個(gè)表面上。控制電極ge從第i柵極線gli分支出。第i柵極線gli和存儲(chǔ)線stl可包括金屬(例如，al、ag、cu、mo、cr、ta、ti等)或其合金。第i柵極線gli和存儲(chǔ)線stl可具有多層結(jié)構(gòu)，并且例如，可包括ti層和cu層。

覆蓋控制電極ge和存儲(chǔ)線stl的第一絕緣層10布置在第一襯底ds1的一個(gè)表面上。第一絕緣層10可包括從無機(jī)材料和有機(jī)材料中選擇的至少一種。第一絕緣層10可以是有機(jī)層或無機(jī)層。第一絕緣層10可具有多層結(jié)構(gòu)，并且例如，可包括硅氮化物層和/或硅氧化物層。

與控制電極ge重疊的活化部al布置在第一絕緣層10上?；罨縜l可包括半導(dǎo)體層和歐姆接觸層。半導(dǎo)體層布置在第一絕緣層10上，以及歐姆接觸層布置半導(dǎo)體層上。

第二電極de和第一電極se布置在活化部al上。第二電極de和第一電極se彼此隔開。第二電極de和第一電極se中的每一個(gè)與控制電極ge部分地重疊。

覆蓋活化部al、第二電極de和第一電極se的第二絕緣層20布置在第一絕緣層10上。第二絕緣層20可包括從無機(jī)材料和有機(jī)材料中選擇的至少一種。第二絕緣層20可以是有機(jī)層或無機(jī)層。第二絕緣層20可具有多層結(jié)構(gòu)，并且例如，可包括硅氮化物層和/或硅氧化物層。

雖然圖1中示例性地示出了具有交錯(cuò)結(jié)構(gòu)的像素晶體管tr，但像素晶體管tr的結(jié)構(gòu)不限于此。例如，在另一實(shí)施方式中，像素晶體管tr可具有平面結(jié)構(gòu)。

第三絕緣層30布置在第二絕緣層20上。第三絕緣層30提供平坦表面。第三絕緣層30可包括有機(jī)材料。

像素電極pe布置在第三絕緣層30上。像素電極pe通過穿透第二絕緣層20和第三絕緣層30的接觸孔ch連接至第二電極de。覆蓋像素電極pe的定向?qū)涌刹贾迷诘谌^緣層30上。

濾色器層cf布置在第二襯底ds2的一個(gè)表面上。共用電極ce布置在濾色器層cf上。共用電壓施加于共用電極ce。共用電壓和像素電壓可具有不同的值。覆蓋共用電極ce的定向?qū)涌刹贾迷诠灿秒姌Oce上。另一絕緣層可布置在濾色器層cf和共用電極ce之間。

像素電極pe和共用電極ce與在它們之間的液晶層lcl形成液晶電容器clc。此外，像素電極pe和存儲(chǔ)線stl的、其間布置有第一絕緣層10、第二絕緣層20和第三絕緣層30的部分形成存儲(chǔ)電容器cst。存儲(chǔ)線stl接收存儲(chǔ)電壓，存儲(chǔ)電壓具有與像素電壓的值不同的值。存儲(chǔ)電壓可具有與共用電壓的值相同的值。

圖4中示出的像素pxij僅僅是一個(gè)示例。與圖4中示出的不同，濾色器層cf和共用電極ce中的至少一個(gè)可布置在第一襯底ds1上。即，根據(jù)發(fā)明構(gòu)思的實(shí)施方式的液晶顯示面板可包括呈垂直定向(va)模式、圖案化垂直定向(pva)模式、面內(nèi)切換(ips)模式、邊緣場(chǎng)切換(ffs)模式或面到線切換(pls)模式的像素。

圖5是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的柵極驅(qū)動(dòng)電路的框圖。

如圖5中所示，柵極驅(qū)動(dòng)電路110包括多個(gè)驅(qū)動(dòng)級(jí)src1至srcn和虛擬驅(qū)動(dòng)級(jí)srcn+1。多個(gè)驅(qū)動(dòng)級(jí)src1至srcn和虛擬驅(qū)動(dòng)級(jí)srcn+1具有級(jí)聯(lián)關(guān)系，其中，它們響應(yīng)于從前一級(jí)輸出的進(jìn)位信號(hào)和從后一級(jí)輸出的進(jìn)位信號(hào)操作。

多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)從圖1中示出的驅(qū)動(dòng)控制器130接收第一低電壓vss1、第二低電壓vss2以及第一時(shí)鐘信號(hào)ckv和第二時(shí)鐘信號(hào)ckvb中的一個(gè)。第一驅(qū)動(dòng)級(jí)src1和虛擬驅(qū)動(dòng)級(jí)srcn+1中的每一個(gè)還接收開始信號(hào)stv。

根據(jù)發(fā)明構(gòu)思的實(shí)施方式，多個(gè)驅(qū)動(dòng)級(jí)src1至srcn分別連接至多個(gè)柵極線gl1至gln。多個(gè)驅(qū)動(dòng)級(jí)src1至srcn分別向多個(gè)柵極線gl1至gln提供柵極信號(hào)g1至gn。根據(jù)發(fā)明構(gòu)思的實(shí)施方式，連接至多個(gè)驅(qū)動(dòng)級(jí)src1至srcn的柵極線可以是全部柵極線之中的奇數(shù)柵極線和/或偶數(shù)柵極線。

多個(gè)驅(qū)動(dòng)級(jí)src1至srcn和虛擬驅(qū)動(dòng)級(jí)srcn+1中的每一個(gè)包括第一輸入端子in1、第二輸入端子in2、柵極輸出端子out、進(jìn)位輸出端子cr、時(shí)鐘端子ck、第一電壓端子(例如，第一低電壓端子或第一接地端子)v1以及第二電壓端子(例如，第二低電壓端子或第二接地端子)v2。

多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)的柵極輸出端子out連接至多個(gè)柵極線gl1至gln之中的相應(yīng)柵極線。從多個(gè)驅(qū)動(dòng)級(jí)src1至srcn生成的柵極信號(hào)g1至gn通過柵極輸出端子out被提供至多個(gè)柵極線gl1至gln。

多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)的進(jìn)位輸出端子cr電連接至相應(yīng)驅(qū)動(dòng)級(jí)的后一驅(qū)動(dòng)級(jí)的第一輸入端子in1。此外，多個(gè)驅(qū)動(dòng)級(jí)src2至srcn(除第一驅(qū)動(dòng)級(jí)src1之外)中的每一個(gè)的進(jìn)位輸出端子cr電連接至相應(yīng)驅(qū)動(dòng)級(jí)的前一驅(qū)動(dòng)級(jí)的第二輸入端子in2。例如，驅(qū)動(dòng)級(jí)src2至srcn之中的第k驅(qū)動(dòng)級(jí)srck的進(jìn)位輸出端子cr連接至后一驅(qū)動(dòng)級(jí)第k+1驅(qū)動(dòng)級(jí)srck+1的第一輸入端子in1和前一驅(qū)動(dòng)級(jí)第k-1驅(qū)動(dòng)級(jí)srck-1的第二輸入端子in2中的每一個(gè)。多個(gè)驅(qū)動(dòng)級(jí)src1至srcn和虛擬驅(qū)動(dòng)級(jí)srcn+1中的每一個(gè)的進(jìn)位輸出端子cr輸出進(jìn)位信號(hào)。

多個(gè)驅(qū)動(dòng)級(jí)src2至srcn和虛擬驅(qū)動(dòng)級(jí)srcn+1中的每一個(gè)的第一輸入端子in1接收相應(yīng)驅(qū)動(dòng)級(jí)的前一驅(qū)動(dòng)級(jí)的進(jìn)位信號(hào)。例如，第k驅(qū)動(dòng)級(jí)srck的第一輸入端子in1接收前一驅(qū)動(dòng)級(jí)第k-1驅(qū)動(dòng)級(jí)srck-1的進(jìn)位信號(hào)crk-1。多個(gè)驅(qū)動(dòng)級(jí)src1至srcn之中的第一驅(qū)動(dòng)級(jí)src1的第一輸入端子in1從圖1中示出的驅(qū)動(dòng)控制器130接收開始信號(hào)stv，而不是前一驅(qū)動(dòng)級(jí)的進(jìn)位信號(hào)。

多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)的第二輸入端子in2從相應(yīng)驅(qū)動(dòng)級(jí)的后一驅(qū)動(dòng)級(jí)的進(jìn)位輸出端子cr接收進(jìn)位信號(hào)。例如，第k驅(qū)動(dòng)級(jí)srck的第二輸入端子in2接收從第k+1驅(qū)動(dòng)級(jí)srck+1的進(jìn)位輸出端子cr輸出的進(jìn)位信號(hào)crk+1。根據(jù)發(fā)明構(gòu)思的另一實(shí)施方式，多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)的第二輸入端子in2可電連接至相應(yīng)驅(qū)動(dòng)級(jí)的后一驅(qū)動(dòng)級(jí)的柵極輸出端子out。第n驅(qū)動(dòng)級(jí)srcn的第二輸入端子in2接收從虛擬驅(qū)動(dòng)級(jí)srcn+1的進(jìn)位輸出端子cr輸出的進(jìn)位信號(hào)crn+1。

多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)的時(shí)鐘端子ck接收第一時(shí)鐘信號(hào)ckv和第二時(shí)鐘信號(hào)ckvb中的一個(gè)。多個(gè)驅(qū)動(dòng)級(jí)src1至srcn之中的奇數(shù)驅(qū)動(dòng)級(jí)(例如，src1、src3……srcn-1)的時(shí)鐘端子ck中的每一個(gè)可接收第一時(shí)鐘信號(hào)ckv。多個(gè)驅(qū)動(dòng)級(jí)src1至srcn之中的偶數(shù)驅(qū)動(dòng)級(jí)(例如，src2、src4……srcn)的時(shí)鐘端子ck中的每一個(gè)可接收第二時(shí)鐘信號(hào)ckvb。第一時(shí)鐘信號(hào)ckv和第二時(shí)鐘信號(hào)ckvb可具有彼此不同的相位。

多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)的第一電壓端子v1接收第一低電壓(例如，第一接地電壓)vss1。多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)的第二電壓端子v2接收第二低電壓(例如，第二接地電壓)vss2。第一低電壓vss1和第二低電壓vss2具有彼此不同的電壓電平，并且第二低電壓vss2具有比第一低電壓vss1的電壓電平更低的電壓電平。

根據(jù)發(fā)明構(gòu)思的實(shí)施方式，多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)可省略第一輸入端子in1、第二輸入端子in2、柵極輸出端子out、進(jìn)位輸出端子cr、時(shí)鐘端子ck、第一電壓端子v1和第二電壓端子v2中的一個(gè)，和/或根據(jù)電路配置還可包括其它合適的端子。例如，可省略第一電壓端子v1和第二電壓端子v2中的一個(gè)。在這種情況下，多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)接收第一低電壓vss1和第二低電壓vss2中的僅一個(gè)。此外，多個(gè)驅(qū)動(dòng)級(jí)src1至srcn的連接關(guān)系可多樣地改變。

圖6是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖。

圖6示出了在圖5中示出的多個(gè)驅(qū)動(dòng)級(jí)src1至srcn之中的第k驅(qū)動(dòng)級(jí)srck，其中，k是大于或等于2的自然數(shù)。圖5中示出的多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)可具有與圖6中示出的第k驅(qū)動(dòng)級(jí)srck的電路結(jié)構(gòu)相同或基本上相同的電路結(jié)構(gòu)。圖6中示出的驅(qū)動(dòng)級(jí)srck可接收第一時(shí)鐘信號(hào)ckv，但不限于此，并且可接收第二時(shí)鐘信號(hào)ckvb代替第一時(shí)鐘信號(hào)ckv。

參照?qǐng)D6，第k驅(qū)動(dòng)級(jí)srck包括輸入電路210、第一輸出電路220、第二輸出電路230、放電保持電路240、第一下拉電路250以及放電電路270。第k驅(qū)動(dòng)級(jí)srck還可包括第二下拉電路260。

輸入電路210從第k-1驅(qū)動(dòng)級(jí)srck-1接收第k-1進(jìn)位信號(hào)crk-1，并對(duì)第一節(jié)點(diǎn)n1進(jìn)行預(yù)充電。響應(yīng)于第一節(jié)點(diǎn)n1的信號(hào)，第一輸出電路220將時(shí)鐘信號(hào)ckv作為第k柵極信號(hào)gk輸出。響應(yīng)于第一節(jié)點(diǎn)n1的信號(hào)，第二輸出電路230將時(shí)鐘信號(hào)ckv作為第k進(jìn)位信號(hào)crk輸出。

響應(yīng)于第一時(shí)鐘信號(hào)ckv，放電保持電路240向第二節(jié)點(diǎn)n2傳輸?shù)谝粫r(shí)鐘信號(hào)ckv，以及響應(yīng)于第k進(jìn)位信號(hào)crk將第二節(jié)點(diǎn)n2放電至第二低電壓vss2。

響應(yīng)于第二節(jié)點(diǎn)n2的信號(hào)和來自第k+1驅(qū)動(dòng)級(jí)srck+1的第k+1進(jìn)位信號(hào)crk+1，第一下拉電路250將第k柵極信號(hào)gk放電至第一低電壓vss1，以及將第一節(jié)點(diǎn)n1和第k進(jìn)位信號(hào)crk放電至第二低電壓vss2。響應(yīng)于第二節(jié)點(diǎn)n2的信號(hào)，第二下拉電路260將第一節(jié)點(diǎn)n1放電至第二低電壓vss2。響應(yīng)于第k-1進(jìn)位信號(hào)crk-1，放電電路270將第k進(jìn)位信號(hào)crk放電至第二低電壓vss2。

以下將更詳細(xì)地描述輸入電路210、第一輸出電路220、第二輸出電路230、放電保持電路240、第一下拉電路250、第二下拉電路260以及放電電路270的示例配置。

輸入電路210包括輸入晶體管tr1。輸入晶體管tr1包括連接至第一輸入端子in1用于從第k-1驅(qū)動(dòng)級(jí)srck-1接收第k-1進(jìn)位信號(hào)crk-1的第一電極、連接至第一節(jié)點(diǎn)n1的第二電極以及連接至第一輸入端子in1的柵電極。

第一輸出電路220包括第一輸出晶體管tr2和第一電容器c1。第一輸出晶體管tr2包括連接至用于接收第一時(shí)鐘信號(hào)ckv的時(shí)鐘端子ck的第一電極、連接至用于輸出第k柵極信號(hào)gk的柵極輸出端子out的第二電極以及連接至第一節(jié)點(diǎn)n1的柵電極。第一電容器c1連接在第一節(jié)點(diǎn)n1和柵極輸出端子out之間。

第二輸出電路230包括第二輸出晶體管tr3。第二輸出晶體管tr3包括連接至?xí)r鐘端子ck的第一電極、連接至用于輸出第k進(jìn)位信號(hào)crk的進(jìn)位輸出端子cr的第二電極以及連接至第一節(jié)點(diǎn)n1的柵電極。

放電保持電路240包括第一保持晶體管至第四保持晶體管tr4、tr5、tr6和tr7。第一保持晶體管tr4包括連接至?xí)r鐘端子ck的第一電極、第二電極以及連接至?xí)r鐘端子ck的柵電極。第二保持晶體管tr5包括連接至?xí)r鐘端子ck的第一電極、連接至第二節(jié)點(diǎn)n2的第二電極以及連接至第一保持晶體管tr4的第二電極的柵電極。第三保持晶體管tr6包括連接至第一保持晶體管tr4的第二電極的第一電極、連接至用于接收第二低電壓vss2的第二電壓端子v2的第二電極以及連接至用于輸出第k進(jìn)位信號(hào)crk的進(jìn)位輸出端子cr的柵電極。第四保持晶體管tr7包括連接至第二節(jié)點(diǎn)n2的第一電極、連接至第二電壓端子v2的第二電極以及連接至進(jìn)位輸出端子cr的柵電極。

第一下拉電路250包括第一下拉晶體管至第五下拉晶體管tr8、tr9、tr10、tr11和tr12。第一下拉晶體管tr8包括連接至第一節(jié)點(diǎn)n1的第一電極、連接至第二電壓端子v2的第二電極以及連接至第二輸入端子in2的柵電極。第二下拉晶體管tr9包括連接至柵極輸出端子out的第一電極、連接至用于接收第一低電壓vss1的第一電壓端子v1的第二電極以及連接至第二節(jié)點(diǎn)n2的柵電極。第三下拉晶體管tr10包括連接至柵極輸出端子out的第一電極、連接至第一電壓端子v1的第二電極以及連接至第二輸入端子in2用于從第k+1驅(qū)動(dòng)級(jí)srck+1接收第k+1進(jìn)位信號(hào)crk+1的柵電極。第四下拉晶體管tr11包括連接至進(jìn)位輸出端子cr的第一電極、連接至第二電壓端子v2的第二電極以及連接至第二節(jié)點(diǎn)n2的柵電極。第五下拉晶體管tr12包括連接至進(jìn)位輸出端子cr的第一電極、連接至第二電壓端子v2的第二電極以及連接至第二輸入端子in2的柵電極。

第二下拉電路260包括第六下拉晶體管tr13。第六下拉晶體管tr13包括連接至第一節(jié)點(diǎn)n1的第一電極、連接至第二電壓端子v2的第二電極以及連接至第二節(jié)點(diǎn)n2的柵電極。

放電電路270包括第一放電晶體管tr14。第一放電晶體管tr14包括連接至進(jìn)位輸出端子cr的第一電極、連接至第二電壓端子v2的第二電極以及連接至第一輸入端子in1的柵電極。

圖7是示出了圖6中示出的驅(qū)動(dòng)級(jí)的操作的時(shí)序圖。

參照?qǐng)D6和圖7，在第一區(qū)段p1(時(shí)間上)期間，第一時(shí)鐘信號(hào)ckv轉(zhuǎn)變到高電平。在第二區(qū)段p2(時(shí)間上)期間，第一時(shí)鐘信號(hào)ckv轉(zhuǎn)變到低電平并且第k-1進(jìn)位信號(hào)crk-1轉(zhuǎn)變到高電平。當(dāng)輸入晶體管tr1響應(yīng)于第k-1進(jìn)位信號(hào)crk-1的高電平被導(dǎo)通時(shí)，第一節(jié)點(diǎn)n1被預(yù)充電至設(shè)置或預(yù)定的電壓電平(例如，與第k-1進(jìn)位信號(hào)crk-1對(duì)應(yīng)的電壓電平)。

如果第一時(shí)鐘信號(hào)ckv在第三區(qū)段p3(時(shí)間上)期間轉(zhuǎn)變到高電平，則由于第一輸出晶體管tr2被導(dǎo)通，第一節(jié)點(diǎn)n1的信號(hào)電平通過第一電容器c1升壓，以及輸出至柵極輸出端子out的第k柵極信號(hào)gk轉(zhuǎn)變到高電平。此外，如果第一時(shí)鐘信號(hào)ckv轉(zhuǎn)變到高電平，則由于第二輸出晶體管tr3被導(dǎo)通，輸出至進(jìn)位輸出端子cr的第k進(jìn)位信號(hào)crk轉(zhuǎn)變到高電平。此時(shí)，由于第三保持晶體管tr6和第四保持晶體管tr7通過高電平的第k進(jìn)位信號(hào)crk被導(dǎo)通，第二節(jié)點(diǎn)n2維持或基本上維持(或保持)第二低電壓vss2的電平。

在第四區(qū)段p4(時(shí)間上)期間，當(dāng)?shù)谝粫r(shí)鐘信號(hào)ckv轉(zhuǎn)變到低電平時(shí)，第一輸出晶體管tr2和第二輸出晶體管tr3中的每一個(gè)截止。然后，如果來自第k+1驅(qū)動(dòng)級(jí)srck+1的第k+1進(jìn)位信號(hào)crk+1轉(zhuǎn)變到高電平，則第一下拉晶體管tr8、第三下拉晶體管tr10和第五下拉晶體管tr12被導(dǎo)通，第一節(jié)點(diǎn)n1和第k進(jìn)位信號(hào)crk放電至第二低電壓vss2，以及第k柵極信號(hào)gk放電至第一低電壓vss1。

在第五區(qū)段p5(時(shí)間上)期間，如果第一時(shí)鐘信號(hào)ckv轉(zhuǎn)變到高電平，則由于放電保持電路240中的第一保持晶體管tr4和第二保持晶體管tr5被導(dǎo)通，高電平的第一時(shí)鐘信號(hào)ckv傳輸至第二節(jié)點(diǎn)n2。由于在第二節(jié)點(diǎn)n2處于高電平時(shí)第二下拉晶體管tr9和第四下拉晶體管tr11被導(dǎo)通，因此，第k柵極信號(hào)gk可以以第一低電壓vss1維持或基本上維持，以及第k進(jìn)位信號(hào)crk可以以第二低電壓vss2維持或基本上維持。

在第k柵極信號(hào)gk和第k進(jìn)位信號(hào)crk在圖2中示出的幀區(qū)段ft期間從高電平轉(zhuǎn)變到低電平之后，直到第k柵極信號(hào)gk和第k進(jìn)位信號(hào)crk在后一幀區(qū)段ft+1期間再次轉(zhuǎn)變到高電平，由于圖7中示出的第四區(qū)段p4和第五區(qū)段p5重復(fù)，第k柵極信號(hào)gk和第k進(jìn)位信號(hào)crk可維持或基本上維持低電平。

圖8是示出了根據(jù)圖6中示出的驅(qū)動(dòng)級(jí)的操作的信號(hào)變化的示圖。

參照?qǐng)D6、圖7以及圖8，在第一區(qū)段p1期間，高電平的第一時(shí)鐘信號(hào)ckv被提供至第一輸出晶體管tr2和第二輸出晶體管tr3中的每一個(gè)的第一電極。

當(dāng)?shù)谝粎^(qū)段p1改變至第二區(qū)段p2時(shí)，第一時(shí)鐘信號(hào)ckv從高電平轉(zhuǎn)變到低電平，并且第k-1進(jìn)位信號(hào)crk-1從低電平轉(zhuǎn)變到高電平。在第一節(jié)點(diǎn)n1響應(yīng)于第k-1進(jìn)位信號(hào)crk-1而被預(yù)充電時(shí)第一時(shí)鐘信號(hào)ckv的放電被延遲的情況下，在第二區(qū)段p2期間可發(fā)生第一輸出晶體管tr2和第二輸出晶體管tr3暫時(shí)被導(dǎo)通的時(shí)鐘競爭效應(yīng)(clockracingeffect)。這種時(shí)鐘競爭效應(yīng)可能在遠(yuǎn)離圖1中示出的驅(qū)動(dòng)控制器130的驅(qū)動(dòng)級(jí)中進(jìn)一步加強(qiáng)。例如，當(dāng)輸入晶體管tr1、第一輸出晶體管tr2以及第二輸出晶體管tr3的閾值電壓負(fù)向地移動(dòng)時(shí)，由于時(shí)鐘競爭效應(yīng)引起的噪聲可能增大。

圖6中示出的放電電路270中的第一放電晶體管tr14在第二區(qū)段p2期間(即，當(dāng)?shù)趉-1進(jìn)位信號(hào)crk-1處于高電平時(shí))被導(dǎo)通，并將第k進(jìn)位信號(hào)crk放電至第二低電壓vss2。

圖9是示出了當(dāng)圖6中示出的驅(qū)動(dòng)級(jí)中的放電晶體管不工作時(shí)從圖5中示出的驅(qū)動(dòng)級(jí)輸出的進(jìn)位信號(hào)的示圖。

圖10是示出了當(dāng)圖6中示出的驅(qū)動(dòng)級(jí)中的放電晶體管工作時(shí)從圖5中示出的驅(qū)動(dòng)級(jí)輸出的進(jìn)位信號(hào)的示圖。

參照?qǐng)D6、圖8以及圖9，當(dāng)放電電路270中的第一放電晶體管tr14不工作時(shí)，與從第一驅(qū)動(dòng)級(jí)src1輸出的進(jìn)位信號(hào)cr1相比，從遠(yuǎn)離圖1中示出的驅(qū)動(dòng)控制器130的第五驅(qū)動(dòng)級(jí)src5輸出的進(jìn)位信號(hào)cr5的時(shí)鐘競爭效應(yīng)變得進(jìn)一步加強(qiáng)。

參照?qǐng)D6和圖10，當(dāng)?shù)趉-1進(jìn)位信號(hào)crk-1處于高電平時(shí)，由于放電電路270中的第一放電晶體管tr14被導(dǎo)通并且第k進(jìn)位信號(hào)crk放電至第二低電壓vss2，因此，進(jìn)位信號(hào)cr1至cr5各自以穩(wěn)定狀態(tài)輸出。

圖11是根據(jù)發(fā)明構(gòu)思的另一實(shí)施方式的的驅(qū)動(dòng)級(jí)的電路圖。

圖11是示出了在圖5中示出的多個(gè)驅(qū)動(dòng)級(jí)src1至srcn之中的第k驅(qū)動(dòng)級(jí)asrck的示圖，其中，k是大于或等于2的自然數(shù)。圖5中示出的多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)可具有與圖11中示出的第k驅(qū)動(dòng)級(jí)asrck的電路結(jié)構(gòu)相同或基本上相同的電路結(jié)構(gòu)。圖11中示出的第k驅(qū)動(dòng)級(jí)asrck可接收第一時(shí)鐘信號(hào)ckv，但不限于此，并且可接收第二時(shí)鐘信號(hào)ckvb代替第一時(shí)鐘信號(hào)ckv。

參照?qǐng)D11，第k驅(qū)動(dòng)級(jí)asrck包括輸入電路310、第一輸出電路320、第二輸出電路330、放電保持電路340、第一下拉電路350以及放電電路370。第k驅(qū)動(dòng)級(jí)asrck還可包括第二下拉電路360。

由于圖11中示出的第k驅(qū)動(dòng)級(jí)asrck中的晶體管tr1至tr14具有與圖6中示出的第k驅(qū)動(dòng)級(jí)srck中的晶體管tr1至tr14的配置相同或基本上相同的配置，因此，使用相同的附圖標(biāo)記并且省略重復(fù)的描述。

圖11中示出的放電電路370包括第一放電晶體管tr14和第二放電晶體管tr15。第一放電晶體管tr14包括連接至進(jìn)位輸出端子cr的第一電極、連接至第二電壓端子v2的第二電極以及連接至第一輸入端子in1的柵電極。第二放電晶體管tr15包括連接至第二節(jié)點(diǎn)n2的第一電極、連接至第二電壓端子v2的第二電極以及連接至第一輸入端子in1的柵電極。

由于長時(shí)間驅(qū)動(dòng)或高溫環(huán)境，第二下拉電路360中的第六下拉晶體管tr13的閾值電壓可能負(fù)向地移動(dòng)。當(dāng)?shù)诹吕w管tr13的閾值電壓負(fù)向地移動(dòng)以及第一時(shí)鐘信號(hào)ckv的下降時(shí)間被延遲時(shí)，由于第六下拉晶體管tr13被導(dǎo)通，第一節(jié)點(diǎn)n1的電壓電平可以利用第二低電壓vss2放電。

由于第二放電晶體管tr15在高電平的第k-1進(jìn)位信號(hào)crk-1通過第一輸入端子in1被接收時(shí)導(dǎo)通，因此，第二放電晶體管tr15利用第二低電壓vss2使第二節(jié)點(diǎn)n2放電。因此，僅在圖7中示出的第二區(qū)段p2期間，第六下拉晶體管tr13可維持或基本上維持截止?fàn)顟B(tài)。

圖12是示出了根據(jù)發(fā)明構(gòu)思的另一實(shí)施方式的柵極驅(qū)動(dòng)電路的框圖。

參照?qǐng)D12，柵極驅(qū)動(dòng)電路110_1包括多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn和虛擬驅(qū)動(dòng)級(jí)bsrcn+1。多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn和虛擬驅(qū)動(dòng)級(jí)bsrcn+1具有級(jí)聯(lián)關(guān)系，其中，它們響應(yīng)于從前一級(jí)輸出的進(jìn)位信號(hào)和從后一級(jí)輸出的進(jìn)位信號(hào)而操作。

多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn中的每一個(gè)從圖1中示出的驅(qū)動(dòng)控制器130接收第一低電壓(例如，第一接地電壓)vss1、第二低電壓(例如，第二接地電壓)vss2以及第一時(shí)鐘信號(hào)ckv和第二時(shí)鐘信號(hào)ckvb中的一個(gè)。第一驅(qū)動(dòng)級(jí)bsrc1和虛擬驅(qū)動(dòng)級(jí)bsrcn+1中的每一個(gè)還接收開始信號(hào)stv。

根據(jù)發(fā)明構(gòu)思的實(shí)施方式，多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn分別連接至多個(gè)柵極線gl1至gln。多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn分別向多個(gè)柵極線gl1至gln提供柵極信號(hào)g1至gn。根據(jù)發(fā)明構(gòu)思的實(shí)施方式，連接至多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn的柵極線gl1至gln可以是全部柵極線之中的奇數(shù)柵極線和/或偶數(shù)柵極線。

多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn和虛擬驅(qū)動(dòng)級(jí)bsrcn+1中的每一個(gè)包括第一輸入端子in1、第二輸入端子in2、第三輸入端子in3、柵極輸出端子out、進(jìn)位輸出端子cr、時(shí)鐘端子ck、第一電壓端子v1以及第二電壓端子v2。

多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn中的每一個(gè)的進(jìn)位輸出端子cr電連接至相應(yīng)驅(qū)動(dòng)級(jí)的后一驅(qū)動(dòng)級(jí)的第一輸入端子in1。此外，多個(gè)驅(qū)動(dòng)級(jí)bsrc2至bsrcn中的每一個(gè)的進(jìn)位輸出端子cr電連接至前一驅(qū)動(dòng)級(jí)的第二輸入端子in2，并且電連接至自身的第三輸入端子in3。例如，驅(qū)動(dòng)級(jí)bsrc2至bsrcn之中的第k驅(qū)動(dòng)級(jí)bsrck的進(jìn)位輸出端子cr連接至第k-1驅(qū)動(dòng)級(jí)bsrck-1的第二輸入端子in2、第k+1驅(qū)動(dòng)級(jí)bsrck+1的第一輸入端子in1以及第k驅(qū)動(dòng)級(jí)bsrck的第三輸入端子in3。多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn和虛擬驅(qū)動(dòng)級(jí)bsrcn+1中的每一個(gè)的進(jìn)位輸出端子cr輸出進(jìn)位信號(hào)。

由于圖12中示出的多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn中的每一個(gè)中的第一輸入端子in1、第二輸入端子in2、第一電壓端子v1、第二電壓端子v2以及柵極輸出端子out具有與圖5中示出的多個(gè)驅(qū)動(dòng)級(jí)src1至srcn中的每一個(gè)的第一輸入端子in1、第二輸入端子in2、第一電壓端子v1、第二電壓端子v2以及柵極輸出端子out的配置相同或基本上相同的配置，因此，省略重復(fù)的描述。

圖13是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖。

圖13示出了在圖12中示出的多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn之中的第k驅(qū)動(dòng)級(jí)bsrck，其中，k是大于或等于2的自然數(shù)。圖12中示出的多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn中的每一個(gè)可具有與圖13中示出的第k驅(qū)動(dòng)級(jí)bsrck的電路結(jié)構(gòu)相同或基本上相同的電路結(jié)構(gòu)。圖13中示出的第k驅(qū)動(dòng)級(jí)bsrck可接收第一時(shí)鐘信號(hào)ckv，但不限于此，并且可接收第二時(shí)鐘信號(hào)ckvb代替第一時(shí)鐘信號(hào)ckv。

參照?qǐng)D13，第k驅(qū)動(dòng)級(jí)bsrck包括輸入電路410、第一輸出電路420、第二輸出電路430、放電保持電路440、第一下拉電路450以及進(jìn)位反饋電路470。第k驅(qū)動(dòng)級(jí)bsrck還可包括第二下拉電路460。

由于圖13中示出的第k驅(qū)動(dòng)級(jí)bsrck中的輸入電路410、第一輸出電路420、第二輸出電路430、放電保持電路440、第一下拉電路450以及第二下拉電路460具有與圖6中示出的第k驅(qū)動(dòng)級(jí)srck中的輸入電路210、第一輸出電路220、第二輸出電路230、放電保持電路240、第一下拉電路250以及第二下拉電路260的配置相同或基本上相同的配置，因此，可省略重復(fù)的描述。

響應(yīng)于第一節(jié)點(diǎn)n1的信號(hào)，進(jìn)位反饋電路470將第k進(jìn)位信號(hào)crk反饋至第k-1進(jìn)位信號(hào)crk-1。進(jìn)位反饋電路470可包括第一反饋晶體管tr21和第二反饋晶體管tr22。

第一反饋晶體管tr21包括連接至用于接收第k進(jìn)位信號(hào)crk的第三輸入端子in3的第一電極、第二電極以及連接至第三輸入端子in3的柵電極。第二反饋晶體管tr22包括連接至第一反饋晶體管tr21的第二電極的第一電極、連接至第一輸入端子in1用于從第k-1驅(qū)動(dòng)級(jí)bsrck-1接收第k-1進(jìn)位信號(hào)crk-1的第二電極以及連接至第一節(jié)點(diǎn)n1的柵電極。

參照?qǐng)D7和圖13，在第二區(qū)段p2期間，第一時(shí)鐘信號(hào)ckv轉(zhuǎn)變到低電平以及第k-1進(jìn)位信號(hào)crk-1轉(zhuǎn)變到高電平。當(dāng)輸入晶體管tr1響應(yīng)于高電平的第k-1進(jìn)位信號(hào)crk-1而被導(dǎo)通時(shí)，第一節(jié)點(diǎn)n1被預(yù)充電至設(shè)置或預(yù)定的電壓電平(例如，與第k-1進(jìn)位信號(hào)crk-1對(duì)應(yīng)的電壓電平)。

如果第一時(shí)鐘信號(hào)ckv在第三區(qū)段p3期間轉(zhuǎn)變到高電平，則由于第一輸出晶體管tr2被導(dǎo)通，第一節(jié)點(diǎn)n1的信號(hào)電平通過第一電容器c1升壓，并且輸出至柵極輸出端子out的第k柵極信號(hào)gk轉(zhuǎn)變到高電平。此外，如果第一時(shí)鐘信號(hào)ckv轉(zhuǎn)變到高電平，則由于第二輸出晶體管tr3被導(dǎo)通，輸出至進(jìn)位輸出端子cr的第k進(jìn)位信號(hào)crk轉(zhuǎn)變到高電平。

圖14是示出了當(dāng)圖13中示出的進(jìn)位反饋電路不工作時(shí)施加于輸入晶體管的第一電極和第二電極的信號(hào)的波形的示圖。

參照?qǐng)D7、圖13以及圖14，在第三區(qū)段p3期間，第k-1進(jìn)位信號(hào)crk-1從高電平轉(zhuǎn)變到低電平。在第三區(qū)段p3期間，第k-1進(jìn)位信號(hào)crk-1被提供至輸入晶體管tr1的第一電極(例如，漏電極)，以及第一節(jié)點(diǎn)n1的電壓電平被提供至輸入晶體管tr1的第二電極(例如，源電極)。例如，當(dāng)?shù)趉-1進(jìn)位信號(hào)crk-1的電壓電平例如是-10v以及第一節(jié)點(diǎn)n1的電壓電平例如是+34.5v時(shí)，輸入晶體管tr1的第一電極和第二電極之間的電壓差是44.5v。當(dāng)輸入晶體管tr1的漏電極-源電極之間的電壓差大時(shí)，輸入晶體管tr1可能被高電壓應(yīng)力劣化。

圖15是示出了當(dāng)圖13中示出的進(jìn)位反饋電路工作時(shí)施加于輸入晶體管的第一電極和第二電極的信號(hào)的波形的示圖。

參照?qǐng)D7、圖13以及圖15，在第三區(qū)段p3期間，第k-1進(jìn)位信號(hào)crk-1轉(zhuǎn)變到低電平以及第k進(jìn)位信號(hào)crk轉(zhuǎn)變到高電平。響應(yīng)于高電平的第k進(jìn)位信號(hào)crk，第一反饋晶體管tr21被導(dǎo)通，以及響應(yīng)于第一節(jié)點(diǎn)n1的高電平信號(hào)，第二反饋晶體管tr22被導(dǎo)通。當(dāng)?shù)谝环答伨w管tr21和第二反饋晶體管tr22被導(dǎo)通時(shí)，第k進(jìn)位信號(hào)crk被提供為第一輸入端子in1的第k-1進(jìn)位信號(hào)crk-1。例如，當(dāng)在第三區(qū)段p3期間第k進(jìn)位信號(hào)crk是+11.5v以及第一節(jié)點(diǎn)n1的電壓電平是+34.5v時(shí)，輸入晶體管tr1的第一電極和第二電極之間的電壓差是23v。由于在上文圖14中示出的示例中，輸入晶體管tr1的第一電極和第二電極之間的電壓差是44.5v，因此，如圖15中所示，輸入晶體管tr1的漏電極-源電極之間的電壓差被進(jìn)位反饋電路470減小。

圖16是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖。

圖16是示出了在圖12中示出的多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn之中的第k驅(qū)動(dòng)級(jí)csrck的示圖，其中，k是大于或等于2的自然數(shù)。圖12中示出的多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn中的每一個(gè)可具有與圖16中示出的第k驅(qū)動(dòng)級(jí)csrck的電路結(jié)構(gòu)相同或基本上相同的電路結(jié)構(gòu)。圖16中示出的驅(qū)動(dòng)級(jí)csrck可接收第一時(shí)鐘信號(hào)ckv，但不限于此，并且可接收第二時(shí)鐘信號(hào)ckvb代替第一時(shí)鐘信號(hào)ckv。

參照?qǐng)D16，第k驅(qū)動(dòng)級(jí)csrck包括輸入電路510、第一輸出電路520、第二輸出電路530、放電保持電路540、第一下拉電路550、進(jìn)位反饋電路570以及放電電路580。第k驅(qū)動(dòng)級(jí)csrck還可包括第二下拉電路560。

由于圖16中示出的第k驅(qū)動(dòng)級(jí)csrck中的輸入電路510、第一輸出電路520、第二輸出電路530、放電保持電路540、第一下拉電路550、第二下拉電路560以及進(jìn)位反饋電路570具有與圖13中示出的輸入電路410、第一輸出電路420、第二輸出電路430、放電保持電路440、第一下拉電路450、第二下拉電路460以及進(jìn)位反饋電路470的配置相同或基本上相同的配置，因此，可省略重復(fù)的描述。

響應(yīng)于第k-1進(jìn)位信號(hào)crk-1，放電電路580將第k進(jìn)位信號(hào)crk放電至第二低電壓vss2。放電電路580包括第一放電晶體管tr23。第一放電晶體管tr23包括連接至進(jìn)位輸出端子cr的第一電極、連接至第二電壓端子v2的第二電極以及連接至第一輸入端子in1的柵電極。第一放電晶體管tr23在圖7中示出的第二區(qū)段p2期間(即，當(dāng)?shù)趉-1進(jìn)位信號(hào)crk-1處于高電平時(shí))被導(dǎo)通，并將第k進(jìn)位信號(hào)crk放電至第二低電壓vss2。因此，即使第一時(shí)鐘信號(hào)ckv的下降時(shí)間被延遲，也可防止或減小時(shí)鐘競爭效應(yīng)。

圖17是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖。

圖17是示出了在圖12中示出的多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn之中的第k驅(qū)動(dòng)級(jí)dsrck的示圖，其中，k是大于或等于2的自然數(shù)。圖12中示出的多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn中的每一個(gè)可具有與圖17中示出的第k驅(qū)動(dòng)級(jí)dsrck的電路結(jié)構(gòu)相同或基本上相同的電路結(jié)構(gòu)。圖17中示出的第k驅(qū)動(dòng)級(jí)dsrck可接收第一時(shí)鐘信號(hào)ckv，但不限于此，并且可接收第二時(shí)鐘信號(hào)ckvb代替第一時(shí)鐘信號(hào)ckv。

參照?qǐng)D17，第k驅(qū)動(dòng)級(jí)dsrck包括輸入電路610、第一輸出電路620、第二輸出電路630、放電保持電路640、第一下拉電路650、進(jìn)位反饋電路670以及放電電路680。第k驅(qū)動(dòng)級(jí)dsrck還可包括第二下拉電路660。

由于圖17中示出的第k驅(qū)動(dòng)級(jí)dsrck中的輸入電路610、第一輸出電路620、第二輸出電路630、放電保持電路640、第一下拉電路650、第二下拉電路660以及進(jìn)位反饋電路670具有與圖16中示出的輸入電路510、第一輸出電路520、第二輸出電路530、放電保持電路540、第一下拉電路550、第二下拉電路560以及進(jìn)位反饋電路570的配置相同或基本上相同的配置，因此，可省略重復(fù)的描述。

圖17中示出的放電電路680包括第一放電晶體管tr23和第二放電晶體管tr24。第一放電晶體管tr23包括連接至進(jìn)位輸出端子cr的第一電極、連接至第二電壓端子v2的第二電極以及連接至第一輸入端子in1的柵電極。第二放電晶體管tr24包括連接至第二節(jié)點(diǎn)n2的第一電極、連接至第二電壓端子v2的第二電極以及連接至第一輸入端子in1的柵電極。

由于長時(shí)間驅(qū)動(dòng)或高溫環(huán)境，第二下拉電路660中的第六下拉晶體管tr13的閾值電壓可能負(fù)向地移動(dòng)。當(dāng)?shù)诹吕w管tr13的閾值電壓負(fù)向地移動(dòng)以及第一時(shí)鐘信號(hào)ckv的下降時(shí)間被延遲時(shí)，第六下拉晶體管tr13可被導(dǎo)通。

由于第二放電晶體管tr24在高電平的第k-1進(jìn)位信號(hào)crk-1通過第一輸入端子in1被接收時(shí)導(dǎo)通，因此，第二放電晶體管tr24利用第二低電壓vss2使第二節(jié)點(diǎn)n2放電。因此，僅在圖7中示出的第二區(qū)段p2期間，第六下拉晶體管tr13可維持或基本上維持截止?fàn)顟B(tài)。

圖18是示出了根據(jù)發(fā)明構(gòu)思的另一實(shí)施方式的柵極驅(qū)動(dòng)電路的框圖。

參照?qǐng)D18，柵極驅(qū)動(dòng)電路110_2包括多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn以及虛擬驅(qū)動(dòng)級(jí)esrcn+1和esrcn+2。多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn和虛擬驅(qū)動(dòng)級(jí)esrcn+1至esrcn+2具有級(jí)聯(lián)關(guān)系，其中，它們響應(yīng)于從前一級(jí)輸出的進(jìn)位信號(hào)和從后一級(jí)輸出的進(jìn)位信號(hào)而操作。

多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn中的每一個(gè)從圖1中示出的驅(qū)動(dòng)控制器130接收第一低電壓vss1、第二低電壓vss2以及第一時(shí)鐘信號(hào)ckv和第二時(shí)鐘信號(hào)ckvb中的一個(gè)。虛擬驅(qū)動(dòng)級(jí)esrcn+1和esrcn+2中的每一個(gè)以及第一驅(qū)動(dòng)級(jí)esrc1還接收開始信號(hào)stv。

根據(jù)發(fā)明構(gòu)思的實(shí)施方式，多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn分別連接至多個(gè)柵極線gl1至gln。多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn分別向多個(gè)柵極線gl1至gln提供柵極信號(hào)g1至gn。根據(jù)發(fā)明構(gòu)思的實(shí)施方式，連接至多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn的柵極線可以是全部柵極線之中的奇數(shù)柵極線和/或偶數(shù)柵極線。

多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn以及虛擬驅(qū)動(dòng)級(jí)esrcn+1和esrcn+2中的每一個(gè)包括第一輸入端子in1、第二輸入端子in2、第三輸入端子in3、柵極輸出端子out、進(jìn)位輸出端子cr、時(shí)鐘端子ck、第一電壓端子(例如，第一低電壓端子或第一接地端子)v1以及第二電壓端子(例如，第二低電壓端子或第二接地端子)v2。

多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn中的每一個(gè)的進(jìn)位輸出端子cr電連接至相應(yīng)驅(qū)動(dòng)級(jí)的后一驅(qū)動(dòng)級(jí)的第一輸入端子in1。此外，多個(gè)驅(qū)動(dòng)級(jí)esrc3至esrcn(除第一驅(qū)動(dòng)級(jí)esrc1和第二驅(qū)動(dòng)級(jí)esrc2之外)中的每一個(gè)的進(jìn)位輸出端子cr電連接至前一驅(qū)動(dòng)級(jí)的第二輸入端子in2和前前驅(qū)動(dòng)級(jí)的第三輸入端子in3。例如，驅(qū)動(dòng)級(jí)esrc3至esrcn之中的第k驅(qū)動(dòng)級(jí)esrck的進(jìn)位輸出端子cr連接至第k-1驅(qū)動(dòng)級(jí)esrck-1的第二輸入端子in2、第k+1驅(qū)動(dòng)級(jí)esrck+1的第一輸入端子in1以及第k-2驅(qū)動(dòng)級(jí)esrck-2的第三輸入端子in3。多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn以及虛擬驅(qū)動(dòng)級(jí)esrcn+1和esrcn+2中的每一個(gè)的進(jìn)位輸出端子cr輸出進(jìn)位信號(hào)。

由于圖18中示出的多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn中的每一個(gè)的第一輸入端子in1、第二輸入端子in2、第一電壓端子v1、第二電壓端子v2以及柵極輸出端子out具有與圖12中示出的多個(gè)驅(qū)動(dòng)級(jí)bsrc1至bsrcn中的每一個(gè)的第一輸入端子in1、第二輸入端子in2、第一電壓端子v1、第二電壓端子v2以及柵極輸出端子out的配置相同或基本上相同的配置，因此，省略重復(fù)的描述。

圖19是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖。

圖19示出了在圖18中示出的多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn之中的第k驅(qū)動(dòng)級(jí)esrck，其中，k是大于或等于2的自然數(shù)。圖18中示出的多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn中的每一個(gè)可具有與圖19中示出的第k驅(qū)動(dòng)級(jí)esrck的電路結(jié)構(gòu)相同或基本上相同的電路結(jié)構(gòu)。圖19中示出的驅(qū)動(dòng)級(jí)esrck可接收第一時(shí)鐘信號(hào)ckv，但不限于此，并且可接收第二時(shí)鐘信號(hào)ckvb代替第一時(shí)鐘信號(hào)ckv。

參照?qǐng)D19，第k驅(qū)動(dòng)級(jí)esrck包括輸入電路710、第一輸出電路720、第二輸出電路730、放電保持電路740、第一下拉電路750、第二下拉電路760、第三下拉電路770以及放電電路780。

由于圖19中示出的第k驅(qū)動(dòng)級(jí)esrck中的輸入電路710、第一輸出電路720、第二輸出電路730、放電保持電路740以及第二下拉電路760具有與圖6中示出的第k驅(qū)動(dòng)級(jí)srck中的輸入電路210、第一輸出電路220、第二輸出電路230、放電保持電路240以及第二下拉電路260的配置相同或基本上相同的配置，因此，可省略重復(fù)的描述。

響應(yīng)于第二節(jié)點(diǎn)n2的信號(hào)和來自第k+1級(jí)esrck+1的第k+1進(jìn)位信號(hào)crk+1，第一下拉電路750將第k柵極信號(hào)gk放電至第一低電壓vss1，以及將第一節(jié)點(diǎn)n1和第k進(jìn)位信號(hào)crk放電至第二低電壓vss2。第一下拉電路750包括第一下拉晶體管至第七下拉晶體管tr8_1、tr8_2、tr9、tr10、tr11、tr12和tr32。第一下拉晶體管tr8_1包括連接至第一節(jié)點(diǎn)n1的第一電極、第二電極以及連接至第二輸入端子in2的柵電極。第二下拉晶體管tr8_2包括連接至第一下拉晶體管tr8_1的第二電極的第一電極、連接至第二電壓端子v2的第二電極以及連接至第一下拉晶體管tr8_1的第二電極的柵電極。第三下拉晶體管tr9包括連接至柵極輸出端子out的第一電極、連接至用于接收第一低電壓vss1的第一電壓端子v1的第二電極以及連接至第二節(jié)點(diǎn)n2的柵電極。第四下拉晶體管tr10包括連接至柵極輸出端子out的第一電極、連接至第一電壓端子v1的第二電極以及連接至第二輸入端子in2用于從第k+1級(jí)esrck+1接收第k+1進(jìn)位信號(hào)crk+1的柵電極。第五下拉晶體管tr11包括連接至進(jìn)位輸出端子cr的第一電極、連接至第二電壓端子v2的第二電極以及連接至第二節(jié)點(diǎn)n2的柵電極。第六下拉晶體管tr12包括連接至進(jìn)位輸出端子cr的第一電極、連接至第二電壓端子v2的第二電極以及連接至第二輸入端子in2的柵電極。第七下拉晶體管tr32包括連接至第二節(jié)點(diǎn)n2的第一電極、連接至第二電壓端子v2的第二電極以及連接至第一輸入端子in1的柵電極。

響應(yīng)于第二節(jié)點(diǎn)n2的信號(hào)，第二下拉電路760將第一節(jié)點(diǎn)n1放電至第二低電壓vss2。第二下拉電路760包括第九下拉晶體管tr13。第九下拉晶體管tr13包括連接至第一節(jié)點(diǎn)n1的第一電極、連接至第二電壓端子v2的第二電極以及連接至第二節(jié)點(diǎn)n2的柵電極。

響應(yīng)于來自后后驅(qū)動(dòng)級(jí)esrck+2的后后進(jìn)位信號(hào)crk+2，第三下拉電路770將第一節(jié)點(diǎn)n1放電至第二低電壓vss2。第三下拉電路770包括第八下拉晶體管tr31。第八下拉晶體管tr31包括連接至第一節(jié)點(diǎn)n1的第一電極、連接至第二電壓端子v2的第二電極以及連接至第三輸入端子in3的柵電極。

響應(yīng)于第k-1進(jìn)位信號(hào)crk-1，放電電路780將第k進(jìn)位信號(hào)crk放電至第二低電壓vss2。放電電路780包括放電晶體管tr14。放電晶體管tr14包括連接至進(jìn)位輸出端子cr的第一電極、連接至第二電壓端子v2的第二電極以及連接至第一輸入端子in1的柵電極。由于放電電路780中的放電晶體管tr14在第k-1進(jìn)位信號(hào)crk-1處于高電平時(shí)被導(dǎo)通并將第k進(jìn)位信號(hào)crk放電至第二低電壓vss2，因此，可防止或減小時(shí)鐘競爭效應(yīng)。

圖20是示出了根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖。

圖20示出了在圖18中示出的多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn之中的第k驅(qū)動(dòng)級(jí)fsrck，其中，k是大于或等于2的自然數(shù)。圖18中示出的多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn中的每一個(gè)可具有與圖20中示出的第k驅(qū)動(dòng)級(jí)fsrck的電路結(jié)構(gòu)相同或基本上相同的電路結(jié)構(gòu)。圖20中示出的第k驅(qū)動(dòng)級(jí)fsrck可接收第一時(shí)鐘信號(hào)ckv，但不限于此，且可接收第二時(shí)鐘信號(hào)ckvb代替第一時(shí)鐘信號(hào)ckv。

參照?qǐng)D20，第k驅(qū)動(dòng)級(jí)fsrck包括輸入電路810、第一輸出電路820、第二輸出電路830、放電保持電路840、第一下拉電路850、第二下拉電路860、第三下拉電路870以及放電電路880。

由于圖20中示出的第k驅(qū)動(dòng)級(jí)fsrck中的輸入電路810、第一輸出電路820、第二輸出電路830、放電保持電路840、第二下拉電路860以及第三下拉電路870具有與圖19中示出的第k驅(qū)動(dòng)級(jí)esrck中的輸入電路710、第一輸出電路720、第二輸出電路730、放電保持電路740、第二下拉電路760以及第三下拉電路770的配置相同或基本上相同的配置，因此，可省略重復(fù)的描述。

響應(yīng)于第二節(jié)點(diǎn)n2的信號(hào)和來自第k+1級(jí)fsrck+1的第k+1進(jìn)位信號(hào)crk+1，第一下拉電路850將第k柵極信號(hào)gk放電至第一低電壓vss1，以及將第一節(jié)點(diǎn)n1和第k進(jìn)位信號(hào)crk放電至第二低電壓vss2。第一下拉電路850包括第一下拉晶體管至第三下拉晶體管tr8、tr10和tr11。第一下拉晶體管tr8包括連接至第一節(jié)點(diǎn)n1的第一電極、連接至第二電壓端子v2的第二電極以及連接至第二輸入端子in2用于從第k+1驅(qū)動(dòng)級(jí)fsrck+1接收第k+1進(jìn)位信號(hào)crk+1的柵電極。第二下拉晶體管tr10包括連接至柵極輸出端子out的第一電極、連接至第一電壓端子v1的第二電極以及連接至第二輸入端子in2的柵電極。第三下拉晶體管tr11包括連接至進(jìn)位輸出端子cr的第一電極、連接至第二電壓端子v2的第二電極以及連接至第二節(jié)點(diǎn)n2的柵電極。

響應(yīng)于第k-1進(jìn)位信號(hào)crk-1，放電電路880將第k進(jìn)位信號(hào)crk放電至第二低電壓vss2。放電電路880包括放電晶體管tr14。放電晶體管tr14包括連接至進(jìn)位輸出端子cr的第一電極、連接至第二電壓端子v2的第二電極以及連接至第一輸入端子in1的柵電極。由于放電電路880中的放電晶體管tr14在第k-1進(jìn)位信號(hào)crk-1處于高電平時(shí)被導(dǎo)通并利用第二低電壓vss2使第k進(jìn)位信號(hào)crk放電，因此，可防止或減小時(shí)鐘競爭效應(yīng)。

圖21是示出了根據(jù)發(fā)明構(gòu)思的另一實(shí)施方式的柵極驅(qū)動(dòng)電路的框圖。

參照?qǐng)D21，柵極驅(qū)動(dòng)電路110_3包括多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn以及虛擬驅(qū)動(dòng)級(jí)gsrcn+1和gsrcn+2。多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn和虛擬驅(qū)動(dòng)級(jí)gsrcn+1至gsrcn+2具有級(jí)聯(lián)關(guān)系，其中，它們響應(yīng)于從前一級(jí)輸出的進(jìn)位信號(hào)和從后一級(jí)輸出的進(jìn)位信號(hào)而操作。

多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn中的每一個(gè)從圖1中示出的驅(qū)動(dòng)控制器130接收第一低電壓(例如，第一接地電壓)vss1、第二低電壓(例如，第二接地電壓)vss2以及第一時(shí)鐘信號(hào)ckv和第二時(shí)鐘信號(hào)ckvb中的一個(gè)。虛擬驅(qū)動(dòng)級(jí)gsrcn+1和gsrcn+2中的每一個(gè)以及第一驅(qū)動(dòng)級(jí)gsrc1還接收開始信號(hào)stv。

根據(jù)發(fā)明構(gòu)思的實(shí)施方式，多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn分別連接至多個(gè)柵極線gl1至gln。多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn分別向多個(gè)柵極線gl1至gln提供柵極信號(hào)g1至gn。根據(jù)發(fā)明構(gòu)思的實(shí)施方式，連接至多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn的柵極線可以是全部柵極線之中的奇數(shù)柵極線和/或偶數(shù)柵極線。

多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn以及虛擬驅(qū)動(dòng)級(jí)gsrcn+1和gsrcn+2中的每一個(gè)包括第一輸入端子in1、第二輸入端子in2、第三輸入端子in3、第四輸入端子in4、柵極輸出端子out、進(jìn)位輸出端子cr、時(shí)鐘端子ck、第一電壓端子(例如，第一低電壓端子或第一接地端子)v1以及第二電壓端子(例如，第二低電壓端子或第二接地端子)v2。

多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn中的每一個(gè)的進(jìn)位輸出端子cr電連接至相應(yīng)驅(qū)動(dòng)級(jí)的后一驅(qū)動(dòng)級(jí)的第一輸入端子in1。此外，多個(gè)驅(qū)動(dòng)級(jí)gsrc3至gsrcn(除第一驅(qū)動(dòng)級(jí)gsrc1和第二驅(qū)動(dòng)級(jí)gsrc2之外)中的每一個(gè)的進(jìn)位輸出端子cr電連接至前一驅(qū)動(dòng)級(jí)的第二輸入端子in2、前前驅(qū)動(dòng)級(jí)的第三輸入端子in3以及當(dāng)前驅(qū)動(dòng)級(jí)的第四輸入端子in4。例如，驅(qū)動(dòng)級(jí)gsrc3至gsrcn之中的第k驅(qū)動(dòng)級(jí)gsrck的進(jìn)位輸出端子cr連接至第k-1驅(qū)動(dòng)級(jí)gsrck-1的第二輸入端子in2、第k+1驅(qū)動(dòng)級(jí)gsrck+1的第一輸入端子in1、第k-2驅(qū)動(dòng)級(jí)gsrck-2的第三輸入端子in3以及當(dāng)前驅(qū)動(dòng)級(jí)gsrck的第四輸入端子in4。多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn以及虛擬驅(qū)動(dòng)級(jí)gsrcn+1和gsrcn+2中的每一個(gè)的進(jìn)位輸出端子cr輸出進(jìn)位信號(hào)。

由于圖21中示出的多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn中的每一個(gè)中的第一輸入端子in1、第二輸入端子in2、第三輸入端子in3、第一電壓端子v1、第二電壓端子v2以及柵極輸出端子out具有與圖18中示出的多個(gè)驅(qū)動(dòng)級(jí)esrc1至esrcn中的每一個(gè)的第一輸入端子in1、第二輸入端子in2、第三輸入端子in3、第一電壓端子v1、第二電壓端子v2以及柵極輸出端子out的配置相同或基本上相同的配置，因此，省略重復(fù)的描述。

圖22是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖。

圖22示出了在圖21中示出的多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn之中的第k驅(qū)動(dòng)級(jí)gsrck，其中，k是大于或等于2的自然數(shù)。圖21中示出的多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn中的每一個(gè)可具有與圖22中示出的第k驅(qū)動(dòng)級(jí)gsrck的電路結(jié)構(gòu)相同或基本上相同的電路結(jié)構(gòu)。圖21中示出的第k驅(qū)動(dòng)級(jí)gsrck可接收第一時(shí)鐘信號(hào)ckv，但不限于此，并且可接收第二時(shí)鐘信號(hào)ckvb代替第一時(shí)鐘信號(hào)ckv。

參照?qǐng)D22，第k驅(qū)動(dòng)級(jí)gsrck包括輸入電路910、第一輸出電路920、第二輸出電路930、放電保持電路940、第一下拉電路950、第二下拉電路960、第三下拉電路970、放電電路980以及進(jìn)位反饋電路990。

由于圖22中示出的第k驅(qū)動(dòng)級(jí)gsrck中的輸入電路910、第一輸出電路920、第二輸出電路930、放電保持電路940、第一下拉電路950、第二下拉電路960、第三下拉電路970以及放電電路980具有與圖19中示出的第k驅(qū)動(dòng)級(jí)esrck中的輸入電路710、第一輸出電路720、第二輸出電路730、放電保持電路740、第一下拉電路750、第二下拉電路760、第三下拉電路770以及放電電路780的配置相同或基本上相同的配置，因此，可省略重復(fù)的描述。

響應(yīng)于第一節(jié)點(diǎn)n1的信號(hào)，進(jìn)位反饋電路990將第k進(jìn)位信號(hào)crk反饋至第k-1進(jìn)位信號(hào)crk-1。進(jìn)位反饋電路990可包括第一反饋晶體管tr51和第二反饋晶體管tr52。

第一反饋晶體管tr51包括連接至用于接收第k進(jìn)位信號(hào)crk的第四輸入端子in4的第一電極、第二電極以及連接至第四輸入端子in4的柵電極。第二反饋晶體管tr52包括連接至第一反饋晶體管tr51的第二電極的第一電極、連接至第一輸入端子in1用于從第k-1驅(qū)動(dòng)級(jí)gsrck-1接收第k-1進(jìn)位信號(hào)crk-1的第二電極以及連接至第一節(jié)點(diǎn)n1的柵電極。

參照?qǐng)D7和圖22，在第三區(qū)段p3期間，第k-1進(jìn)位信號(hào)crk-1轉(zhuǎn)變到低電平以及第k進(jìn)位信號(hào)crk轉(zhuǎn)變到高電平。響應(yīng)于高電平的第k進(jìn)位信號(hào)crk，第一反饋晶體管tr51被導(dǎo)通，以及響應(yīng)于第一節(jié)點(diǎn)n1的高電平信號(hào)，第二反饋晶體管tr52被導(dǎo)通。當(dāng)?shù)谝环答伨w管tr51和第二反饋晶體管tr52全部被導(dǎo)通時(shí)，第k進(jìn)位信號(hào)crk被提供為第一輸入端子in1的第k-1進(jìn)位信號(hào)crk-1。例如，當(dāng)在第三區(qū)段p3期間第k進(jìn)位信號(hào)crk是+11.5v以及第一節(jié)點(diǎn)n1的電壓電平是+34.5v時(shí)，輸入晶體管tr1的第一電極和第二電極之間的電壓差是23v。通過減小輸入晶體管tr1的漏電極-源電極之間的電壓差，可防止或減小由于高電壓應(yīng)力導(dǎo)致的輸入晶體管tr1的劣化。

圖23是根據(jù)發(fā)明構(gòu)思的實(shí)施方式的驅(qū)動(dòng)級(jí)的電路圖。

圖23示出了在圖21中示出的多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn之中的第k驅(qū)動(dòng)級(jí)hsrck，其中，k是大于或等于2的自然數(shù)。圖21中示出的多個(gè)驅(qū)動(dòng)級(jí)gsrc1至gsrcn中的每一個(gè)可具有與圖23中示出的第k驅(qū)動(dòng)級(jí)hsrck的電路結(jié)構(gòu)相同或基本上相同的電路結(jié)構(gòu)。圖23中示出的第k驅(qū)動(dòng)級(jí)hsrck可接收第一時(shí)鐘信號(hào)ckv，但不限于此，并且可接收第二時(shí)鐘信號(hào)ckvb代替第一時(shí)鐘信號(hào)ckv。

參照?qǐng)D23，第k驅(qū)動(dòng)級(jí)hsrck包括輸入電路1010、第一輸出電路1020、第二輸出電路1030、放電保持電路1040、第一下拉電路1050、第二下拉電路1060、第三下拉電路1070、放電電路1080以及進(jìn)位反饋電路1090。

由于圖23中示出的第k驅(qū)動(dòng)級(jí)hsrck中的輸入電路1010、第一輸出電路1020、第二輸出電路1030、放電保持電路1040、第一下拉電路1050、第二下拉電路1060、第三下拉電路1070以及放電電路1080具有與圖20中示出的第k驅(qū)動(dòng)級(jí)fsrck中的輸入電路810、第一輸出電路820、第二輸出電路830、放電保持電路840、第一下拉電路850、第二下拉電路860、第三下拉電路870以及放電電路880的配置相同或基本上相同的配置，因此，可省略重復(fù)的描述。

響應(yīng)于第一節(jié)點(diǎn)n1的信號(hào)，進(jìn)位反饋電路1090將第k進(jìn)位信號(hào)crk反饋至第k-1進(jìn)位信號(hào)crk-1。進(jìn)位反饋電路1090可包括第一反饋晶體管tr61和第二反饋晶體管tr62。

第一反饋晶體管tr61包括連接至用于接收第k進(jìn)位信號(hào)crk的第四輸入端子in4的第一電極、第二電極以及連接至第四輸入端子in4的柵電極。第二反饋晶體管tr62包括連接至第一反饋晶體管tr61的第二電極的第一電極、連接至第一輸入端子in1用于從第k-1級(jí)hsrck-1接收第k-1進(jìn)位信號(hào)crk-1的第二電極以及連接至第一節(jié)點(diǎn)n1的柵電極。

參照?qǐng)D7和圖23，在第三區(qū)段p3期間，第k-1進(jìn)位信號(hào)crk-1轉(zhuǎn)變到低電平以及第k進(jìn)位信號(hào)crk轉(zhuǎn)變到高電平。響應(yīng)于高電平的第k進(jìn)位信號(hào)crk，第一反饋晶體管tr61被導(dǎo)通，以及響應(yīng)于第一節(jié)點(diǎn)n1的高電平信號(hào)，第二反饋晶體管tr62被導(dǎo)通。當(dāng)?shù)谝环答伨w管tr61和第二反饋晶體管tr62被導(dǎo)通時(shí)，第k進(jìn)位信號(hào)crk被提供為第一輸入端子in1的第k-1進(jìn)位信號(hào)crk-1。例如，當(dāng)在第三區(qū)段p3期間第k進(jìn)位信號(hào)crk是+11.5v以及第一節(jié)點(diǎn)n1的電壓電平是+34.5v時(shí)，輸入晶體管tr1的第一電極和第二電極之間的電壓差是23v。通過減小輸入晶體管tr1的漏電極-源電極之間的電壓差，可防止或減小由于高電壓應(yīng)力導(dǎo)致的輸入晶體管tr1的劣化。

具有這種配置的柵極驅(qū)動(dòng)電路可響應(yīng)于從前一級(jí)輸出的進(jìn)位信號(hào)將當(dāng)前驅(qū)動(dòng)級(jí)的進(jìn)位信號(hào)放電至低(例如，接地)電壓。因此，可防止或基本上防止由于時(shí)鐘信號(hào)的下降時(shí)間延遲及晶體管的閾值電壓移動(dòng)導(dǎo)致的柵極驅(qū)動(dòng)電路的可靠性劣化。

此外，通過減小用于從前一驅(qū)動(dòng)級(jí)接收進(jìn)位信號(hào)的輸入晶體管的漏電極和源電極之間的電壓差，可防止或減小晶體管的劣化。因此，可防止或減小柵極驅(qū)動(dòng)電路及包括該柵極驅(qū)動(dòng)電路的顯示設(shè)備的可靠性劣化。

雖然已描述了本發(fā)明的示例性實(shí)施方式，但應(yīng)理解的是，本發(fā)明不應(yīng)限于這些示例性實(shí)施方式，而是在如所附權(quán)利要求和其等同所限定的本發(fā)明的精神和范圍內(nèi)，本領(lǐng)域普通技術(shù)人員可作出多種改變和修改。