本公開(kāi)的實(shí)施例涉及一種移位寄存器、柵極驅(qū)動(dòng)電路、顯示面板及驅(qū)動(dòng)方法。

背景技術(shù)：

隨著顯示技術(shù)的飛速發(fā)展，顯示面板越來(lái)越向著高集成度和低成本的方向發(fā)展。柵極驅(qū)動(dòng)電路基板(Gate-driver on Array，GOA)技術(shù)是通過(guò)光刻工藝將柵極驅(qū)動(dòng)電路直接集成在顯示裝置的陣列基板上，GOA電路通常包括多個(gè)級(jí)聯(lián)的移位寄存器，每個(gè)移位寄存器均對(duì)應(yīng)一行柵線(例如，每個(gè)移位寄存器給一行柵線提供掃描驅(qū)動(dòng)信號(hào))，以實(shí)現(xiàn)對(duì)顯示面板的掃描驅(qū)動(dòng)。這種集成技術(shù)可以節(jié)省柵極集成電路(Integrated Circuit，IC)的綁定(Bonding)區(qū)域以及扇出(Fan-out)區(qū)域的空間，從而實(shí)現(xiàn)顯示面板的窄邊框，同時(shí)可以降低產(chǎn)品成本、提高產(chǎn)品的良率。

GOA的可靠性直接影響到顯示面板的可靠性，因此，如何提高GOA的可靠性也成為研究的重點(diǎn)之一。

技術(shù)實(shí)現(xiàn)要素：

本公開(kāi)的實(shí)施例提供一種移位寄存器，包括：輸入電路，與上拉節(jié)點(diǎn)連接，被配置為將第一時(shí)鐘信號(hào)寫(xiě)入所述上拉節(jié)點(diǎn)；輸出電路，與所述上拉節(jié)點(diǎn)及輸出端分別連接，被配置為將第二時(shí)鐘信號(hào)寫(xiě)入所述輸出端；復(fù)位電路，與所述上拉節(jié)點(diǎn)連接，被配置為將第三時(shí)鐘信號(hào)寫(xiě)入所述上拉節(jié)點(diǎn)；上拉節(jié)點(diǎn)下拉電路，與所述上拉節(jié)點(diǎn)、第一下拉節(jié)點(diǎn)、第二下拉節(jié)點(diǎn)及第一電源端分別連接；第一控制電路，被配置為響應(yīng)于第一控制信號(hào)將第四時(shí)鐘信號(hào)寫(xiě)入所述第一下拉節(jié)點(diǎn)、將第一電源電壓寫(xiě)入所述第二下拉節(jié)點(diǎn)，以及響應(yīng)于所述上拉節(jié)點(diǎn)的電壓將所述第一電源電壓寫(xiě)入所述第一下拉節(jié)點(diǎn)；第二控制電路，被配置為響應(yīng)于第二控制信號(hào)將所述第四時(shí)鐘信號(hào)寫(xiě)入所述第二下拉節(jié)點(diǎn)、將所述第一電源電壓寫(xiě)入所述第一下拉節(jié)點(diǎn)，以及響應(yīng)于所述上拉節(jié)點(diǎn)的電壓將所述第一電源電壓寫(xiě)入所述第二下拉節(jié)點(diǎn)；輸出下拉電路，與所述輸出端、所述第一下拉節(jié)點(diǎn)、所述第二下拉節(jié)點(diǎn)及所述第一電源端分別連接；第一存儲(chǔ)電路，與所述上拉節(jié)點(diǎn)及所述輸出端分別連接，其中，所述第一控制信號(hào)和所述第二控制信號(hào)互為反向信號(hào)。

例如，在本公開(kāi)實(shí)施例提供的移位寄存器中，所述輸入電路包括第一晶體管，所述第一晶體管的第一極與第一時(shí)鐘信號(hào)端連接以接收所述第一時(shí)鐘信號(hào)，所述第一晶體管的柵極與輸入端連接以接收輸入信號(hào)，所述第一晶體管的第二極與所述上拉節(jié)點(diǎn)連接；所述輸出電路包括第二晶體管，所述第二晶體管的第一極與第二時(shí)鐘信號(hào)端連接以接收所述第二時(shí)鐘信號(hào)，所述第二晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第二晶體管的第二極與所述輸出端連接；所述復(fù)位電路包括第三晶體管，所述第三晶體管的第一極與第三時(shí)鐘信號(hào)端連接以接收所述第三時(shí)鐘信號(hào)，所述第三晶體管的柵極與復(fù)位信號(hào)端連接以接收復(fù)位信號(hào)，所述第三晶體管的第二極與所述上拉節(jié)點(diǎn)連接。

例如，在本公開(kāi)實(shí)施例提供的移位寄存器中，所述上拉節(jié)點(diǎn)下拉電路包括第四晶體管和第五晶體管，所述第四晶體管的第一極與所述上拉節(jié)點(diǎn)連接，所述第四晶體管的柵極與所述第二下拉節(jié)點(diǎn)連接，所述第四晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓，所述第五晶體管的第一極與所述上拉節(jié)點(diǎn)連接，所述第五晶體管的柵極與所述第一下拉節(jié)點(diǎn)連接，所述第五晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓。

例如，在本公開(kāi)實(shí)施例提供的移位寄存器中，所述第一控制電路包括第六晶體管、第七晶體管和第八晶體管，所述第六晶體管的第一極與所述第二下拉節(jié)點(diǎn)連接，所述第六晶體管的柵極與第一控制信號(hào)端連接以接收所述第一控制信號(hào)，所述第六晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓，所述第七晶體管的第一極與所述第一下拉節(jié)點(diǎn)連接，所述第七晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第七晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓，所述第八晶體管的第一極被配置為接收第四時(shí)鐘信號(hào)，所述第八晶體管的柵極與所述第一控制信號(hào)端連接以接收所述第一控制信號(hào)，所述第八晶體管的第二極與所述第一下拉節(jié)點(diǎn)連接；所述第二控制電路包括第九晶體管、第十晶體管和第十一晶體管，所述第九晶體管的第一極與所述第一下拉節(jié)點(diǎn)連接，所述第九晶體管的柵極與第二控制信號(hào)端連接以接收所述第二控制信號(hào)，所述第九晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓，所述第十晶體管的第一極與所述第二下拉節(jié)點(diǎn)連接，所述第十晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第十晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓，所述第十一晶體管的第一極被配置為接收第四時(shí)鐘信號(hào)，所述第十一晶體管的柵極與所述第二控制信號(hào)端連接以接收所述第二控制信號(hào)，所述第十一晶體管的第二極與所述第二下拉節(jié)點(diǎn)連接。

例如，在本公開(kāi)實(shí)施例提供的移位寄存器中，所述輸出下拉電路包括第十二晶體管和第十三晶體管，所述第十二晶體管的第一極與所述輸出端連接，所述第十二晶體管的柵極與所述第一下拉節(jié)點(diǎn)連接，所述第十二晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓，所述第十三晶體管的第一極與所述輸出端連接，所述第十三晶體管的柵極與所述第二下拉節(jié)點(diǎn)連接，所述第十三晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓。

例如，在本公開(kāi)實(shí)施例提供的移位寄存器中，所述第一存儲(chǔ)電路包括第一電容，所述第一電容的第一端與所述上拉節(jié)點(diǎn)連接，所述第一電容的第二端與所述輸出端連接。

例如，本公開(kāi)實(shí)施例提供的移位寄存器，還包括放電電路，與放電信號(hào)端、所述輸出端、所述第一下拉節(jié)點(diǎn)、所述第二下拉節(jié)點(diǎn)及所述第一電源端分別連接，被配置為當(dāng)出現(xiàn)異常掉電時(shí)，將放電信號(hào)寫(xiě)入所述輸出端、將所述第一電源電壓分別寫(xiě)入所述第一下拉節(jié)點(diǎn)及所述第二下拉節(jié)點(diǎn)。

例如，在本公開(kāi)實(shí)施例提供的移位寄存器中，所述放電電路包括第十四晶體管、第十五晶體管和第十六晶體管，所述第十四晶體管的第一極與所述放電信號(hào)端連接以接收所述放電信號(hào)，所述第十四晶體管的柵極與所述放電信號(hào)端連接以接收所述放電信號(hào)，所述第十四晶體管的第二極與所述輸出端連接，所述第十五晶體管的第一極與所述第二下拉節(jié)點(diǎn)連接，所述第十五晶體管的柵極與所述放電信號(hào)端連接以接收所述放電信號(hào)，所述第十五晶體管的第二極與所述第一電源端連接，所述第十六晶體管的第一極與所述第一下拉節(jié)點(diǎn)連接，所述第十六晶體管的柵極與所述放電信號(hào)端連接以接收所述放電信號(hào)，所述第十六晶體管的第二極與所述第一電源端連接。

例如，本公開(kāi)實(shí)施例提供的移位寄存器，還包括第二存儲(chǔ)電路和第三存儲(chǔ)電路，其中，所述第二存儲(chǔ)電路與所述第一下拉節(jié)點(diǎn)及所述第一電源端分別連接，被配置為保持所述第一下拉節(jié)點(diǎn)與所述第一電源端之間的電壓差，所述第三存儲(chǔ)電路與所述第二下拉節(jié)點(diǎn)及所述第一電源端分別連接，被配置為保持所述第二下拉節(jié)點(diǎn)與所述第一電源端之間的電壓差。

例如，在本公開(kāi)實(shí)施例提供的移位寄存器中，所述第二存儲(chǔ)電路包括第二電容，所述第二電容的第一端與所述第一下拉節(jié)點(diǎn)連接，所述第二電容的第二端與所述第一電源端連接，所述第三存儲(chǔ)電路包括第三電容，所述第三電容的第一端與所述第二下拉節(jié)點(diǎn)連接，所述第三電容的第二端與所述第一電源端連接。

例如，本公開(kāi)實(shí)施例提供的移位寄存器，還包括第十七晶體管，其中，所述第一控制電路和所述第二控制電路通過(guò)所述第十七晶體管接收所述第四時(shí)鐘信號(hào)，所述第十七晶體管的第一極與第四時(shí)鐘信號(hào)端連接，所述第十七晶體管的柵極與所述第四時(shí)鐘信號(hào)端連接，所述第十七晶體管的第二極與所述第一控制電路及所述第二控制電路連接。

本公開(kāi)的實(shí)施例還提供一種柵極驅(qū)動(dòng)電路，包括本公開(kāi)任一實(shí)施例提供的移位寄存器。

例如，本公開(kāi)實(shí)施例提供的柵極驅(qū)動(dòng)電路，包括級(jí)聯(lián)的多個(gè)本公開(kāi)任一實(shí)施例提供的移位寄存器，其中，除第一級(jí)和最后一級(jí)移位寄存器之外，本級(jí)移位寄存器的輸入端與上一級(jí)移位寄存器的輸出端連接；本級(jí)移位寄存器的復(fù)位信號(hào)端與下一級(jí)移位寄存器的輸出端連接。

本公開(kāi)的實(shí)施例還提供一種顯示面板，包括本公開(kāi)任一實(shí)施例提供的柵極驅(qū)動(dòng)電路。

本公開(kāi)的實(shí)施例還提供一種本公開(kāi)任一實(shí)施例提供的移位寄存器的驅(qū)動(dòng)方法，包括：在一幀顯示時(shí)間內(nèi)，將第一控制信號(hào)設(shè)置為高電平電壓，將第二控制信號(hào)設(shè)置為低電平電壓，其中，當(dāng)所述第一控制信號(hào)為高電平電壓時(shí)，將第四時(shí)鐘信號(hào)寫(xiě)入第一下拉節(jié)點(diǎn)、將第一電源電壓寫(xiě)入第二下拉節(jié)點(diǎn)，以及響應(yīng)于所述上拉節(jié)點(diǎn)的電壓為高電平電壓，將所述第一電源電壓寫(xiě)入所述第一下拉節(jié)點(diǎn)；在至少另一幀顯示時(shí)間內(nèi)，將所述第二控制信號(hào)設(shè)置為高電平電壓，將所述第一控制信號(hào)設(shè)置為低電平電壓，其中，當(dāng)所述第二控制信號(hào)為高電平電壓時(shí)，將所述第四時(shí)鐘信號(hào)寫(xiě)入所述第二下拉節(jié)點(diǎn)、將所述第一電源電壓寫(xiě)入所述第一下拉節(jié)點(diǎn)，以及響應(yīng)于所述上拉節(jié)點(diǎn)的電壓為高電平電壓，將所述第一電源電壓寫(xiě)入所述第二下拉節(jié)點(diǎn)。

附圖說(shuō)明

為了更清楚地說(shuō)明本公開(kāi)實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例或相關(guān)技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅涉及本公開(kāi)的一些實(shí)施例，并非對(duì)本公開(kāi)的限制。

圖1是本公開(kāi)實(shí)施例提供的一種移位寄存器的示意圖之一；

圖2是本公開(kāi)實(shí)施例提供的一種移位寄存器的示意圖之二；

圖3是本公開(kāi)實(shí)施例提供的一種移位寄存器的示意圖之三；

圖4是本公開(kāi)實(shí)施例提供的一種移位寄存器的示意圖之四；

圖5是本公開(kāi)實(shí)施例提供的一種移位寄存器的驅(qū)動(dòng)時(shí)序圖；

圖6是本公開(kāi)實(shí)施例提供的一種柵極驅(qū)動(dòng)電路的示意圖；

圖7是本公開(kāi)實(shí)施例提供的一種顯示面板的示意圖；以及

圖8是本公開(kāi)實(shí)施例提供的一種移位寄存器的驅(qū)動(dòng)方法的流程圖。

具體實(shí)施方式

下面將結(jié)合附圖，對(duì)本公開(kāi)實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述參考在附圖中示出并在以下描述中詳述的非限制性示例實(shí)施例，更加全面地說(shuō)明本公開(kāi)的示例實(shí)施例和它們的多種特征及有利細(xì)節(jié)。應(yīng)注意的是，圖中示出的特征不是必須按照比例繪制。本公開(kāi)省略了已知材料、組件和工藝技術(shù)的描述，從而不使本公開(kāi)的示例實(shí)施例模糊。所給出的示例僅旨在有利于理解本公開(kāi)示例實(shí)施例的實(shí)施，以及進(jìn)一步使本領(lǐng)域技術(shù)人員能夠?qū)嵤┦纠龑?shí)施例。因而，這些示例不應(yīng)被理解為對(duì)本公開(kāi)的實(shí)施例的范圍的限制。

除非另外特別定義，本公開(kāi)使用的技術(shù)術(shù)語(yǔ)或者科學(xué)術(shù)語(yǔ)應(yīng)當(dāng)為本公開(kāi)所屬領(lǐng)域內(nèi)具有一般技能的人士所理解的通常意義。本公開(kāi)中使用的“第一”、“第二”以及類似的詞語(yǔ)并不表示任何順序、數(shù)量或者重要性，而只是用來(lái)區(qū)分不同的組成部分。此外，在本公開(kāi)各個(gè)實(shí)施例中，相同或類似的參考標(biāo)號(hào)表示相同或類似的構(gòu)件。

本公開(kāi)實(shí)施例提供的移位寄存器、柵極驅(qū)動(dòng)電路、顯示面板及驅(qū)動(dòng)方法可以增強(qiáng)抗干擾能力、提高柵極驅(qū)動(dòng)電路及顯示面板的可靠性。

本公開(kāi)的實(shí)施例提供一種移位寄存器100，如圖1所示，該移位寄存器100包括輸入電路105、輸出電路110、復(fù)位電路120、上拉節(jié)點(diǎn)下拉電路130、第一控制電路140、第二控制電路150、輸出下拉電路160和第一存儲(chǔ)電路170。

例如，輸入電路105與上拉節(jié)點(diǎn)PU連接，被配置為將第一時(shí)鐘信號(hào)CK1寫(xiě)入上拉節(jié)點(diǎn)PU；輸出電路110與上拉節(jié)點(diǎn)PU及輸出端OUTPUT分別連接，被配置為將第二時(shí)鐘信號(hào)CK2寫(xiě)入輸出端OUTPUT；復(fù)位電路120與上拉節(jié)點(diǎn)PU連接，被配置為將第三時(shí)鐘信號(hào)CK3寫(xiě)入上拉節(jié)點(diǎn)PU；上拉節(jié)點(diǎn)下拉電路130與上拉節(jié)點(diǎn)PU、第一下拉節(jié)點(diǎn)PD1、第二下拉節(jié)點(diǎn)PD2及第一電源端(例如，第一電源端用于提供第一電源電壓VGL)分別連接；第一控制電路140分別與上拉節(jié)點(diǎn)PU、第一下拉節(jié)點(diǎn)PD1、第二下拉節(jié)點(diǎn)PD2、第一控制信號(hào)端(用于提供第一控制信號(hào)GCH1)、第一電源端(用于提供第一電源電壓VGL)以及第四時(shí)鐘信號(hào)端(用于提供第四時(shí)鐘信號(hào)CK4)連接，第一控制電路140被配置為響應(yīng)于第一控制信號(hào)GCH1將第四時(shí)鐘信號(hào)CK4寫(xiě)入第一下拉節(jié)點(diǎn)PD1、將第一電源電壓VGL寫(xiě)入第二下拉節(jié)點(diǎn)PD2，以及響應(yīng)于上拉節(jié)點(diǎn)PU的電壓將第一電源電壓VGL寫(xiě)入第一下拉節(jié)點(diǎn)PD1；第二控制電路150分別與上拉節(jié)點(diǎn)PU、第一下拉節(jié)點(diǎn)PD1、第二下拉節(jié)點(diǎn)PD2、第二控制信號(hào)端(用于提供第二控制信號(hào)GCH2)、第一電源端(用于提供第一電源電壓VGL)以及第四時(shí)鐘信號(hào)端(用于提供第四時(shí)鐘信號(hào)CK4)連接，第二控制電路150被配置為響應(yīng)于第二控制信號(hào)GCH2將第四時(shí)鐘信號(hào)CK4寫(xiě)入第二下拉節(jié)點(diǎn)PD2、將第一電源電壓VGL寫(xiě)入第一下拉節(jié)點(diǎn)PD1，以及響應(yīng)于上拉節(jié)點(diǎn)PU的電壓將第一電源電壓VGL寫(xiě)入第二下拉節(jié)點(diǎn)PD2；輸出下拉電路160與輸出端OUTPUT、第一下拉節(jié)點(diǎn)PD1、第二下拉節(jié)點(diǎn)PD2及第一電源端(用于提供第一電源電壓VGL)分別連接；第一存儲(chǔ)電路170，與上拉節(jié)點(diǎn)PU及輸出端OUTPUT分別連接。

例如，第一控制信號(hào)GCH1和第二控制信號(hào)GCH2互為反向信號(hào)。互為反向信號(hào)是指當(dāng)?shù)谝豢刂菩盘?hào)GCH1為高電平(例如5V、10V或其他電平數(shù)值)時(shí)，第二控制信號(hào)GCH2為低電平(例如0V、1V或其他電平數(shù)值)；當(dāng)?shù)谝豢刂菩盘?hào)GCH1為低電平(例如0V)時(shí)，第二控制信號(hào)GCH2為高電平(例如5V)。值得注意的是，高電平是相對(duì)低電平而言的，高電平的數(shù)值大于低電平的數(shù)值。在不同的實(shí)施方式中，高電平的數(shù)值可能不同，低電平的數(shù)值也可能不同。又例如，輸入電路105，與上拉節(jié)點(diǎn)PU連接，被配置為在輸入電路105開(kāi)啟或?qū)〞r(shí)，將第一時(shí)鐘信號(hào)寫(xiě)入所述上拉節(jié)點(diǎn)；輸出電路110，與所述上拉節(jié)點(diǎn)PU及輸出端OUTPUT分別連接，被配置為在輸出電路110開(kāi)啟時(shí)，將第二時(shí)鐘信號(hào)寫(xiě)入所述輸出端；復(fù)位電路120，與所述上拉節(jié)點(diǎn)PU連接，被配置為在復(fù)位電路120開(kāi)啟時(shí)，將第三時(shí)鐘信號(hào)寫(xiě)入所述上拉節(jié)點(diǎn)；上拉節(jié)點(diǎn)下拉電路130，與所述上拉節(jié)點(diǎn)、第一下拉節(jié)點(diǎn)、第二下拉節(jié)點(diǎn)及第一電源端分別連接；第一控制電路140，被配置為響應(yīng)于第一控制信號(hào)為高電平，在第一控制電路140開(kāi)啟時(shí)，將第四時(shí)鐘信號(hào)寫(xiě)入所述第一下拉節(jié)點(diǎn)、將第一電源電壓寫(xiě)入所述第二下拉節(jié)點(diǎn)，以及響應(yīng)于所述上拉節(jié)點(diǎn)的電壓為高電壓時(shí)，將所述第一電源電壓寫(xiě)入所述第一下拉節(jié)點(diǎn)；第二控制電路150，被配置為響應(yīng)于第二控制信號(hào)為高電平電壓，在第二控制電路150開(kāi)啟時(shí)，將所述第四時(shí)鐘信號(hào)寫(xiě)入所述第二下拉節(jié)點(diǎn)、將所述第一電源電壓寫(xiě)入所述第一下拉節(jié)點(diǎn)，以及響應(yīng)于所述上拉節(jié)點(diǎn)的電壓為高電平電壓，將所述第一電源電壓寫(xiě)入所述第二下拉節(jié)點(diǎn)。

例如，參見(jiàn)圖2，在本公開(kāi)實(shí)施例提供的移位寄存器100中，輸入電路105包括第一晶體管T1，第一晶體管T1的第一極與第一時(shí)鐘信號(hào)端連接以接收第一時(shí)鐘信號(hào)CK1，第一晶體管T1的柵極與輸入端連接以接收輸入信號(hào)INPUT，第一晶體管T1的第二極與上拉節(jié)點(diǎn)PU連接。

例如，參見(jiàn)圖2，輸出電路110包括第二晶體管T2，第二晶體管T2的第一極與第二時(shí)鐘信號(hào)端連接以接收第二時(shí)鐘信號(hào)CK2，第二晶體管T2的柵極與上拉節(jié)點(diǎn)PU連接，第二晶體管T2的第二極與輸出端OUTPUT連接。

例如，參見(jiàn)圖2，復(fù)位電路120包括第三晶體管T3，第三晶體管T3的第一極與第三時(shí)鐘信號(hào)端連接以接收第三時(shí)鐘信號(hào)CK3，第三晶體管T3的柵極與復(fù)位信號(hào)端連接以接收復(fù)位信號(hào)RESET，第三晶體管T3的第二極與上拉節(jié)點(diǎn)PU連接。

例如，參見(jiàn)圖2，在本公開(kāi)實(shí)施例提供的移位寄存器100中，上拉節(jié)點(diǎn)下拉電路130包括第四晶體管T4和第五晶體管T5，第四晶體管T4的第一極與上拉節(jié)點(diǎn)PU連接，第四晶體管T4的柵極與第二下拉節(jié)點(diǎn)PD2連接，第四晶體管T4的第二極與第一電源端連接以接收第一電源電壓VGL，第五晶體管T5的第一極與上拉節(jié)點(diǎn)PU連接，第五晶體管T5的柵極與第一下拉節(jié)點(diǎn)PD1連接，第五晶體管T5的第二極與第一電源端連接以接收第一電源電壓VGL。

例如，參見(jiàn)圖2，在本公開(kāi)實(shí)施例提供的移位寄存器100中，第一控制電路140包括第六晶體管T6、第七晶體管T7和第八晶體管T8，第六晶體管T6的第一極與第二下拉節(jié)點(diǎn)PD2連接，第六晶體管T6的柵極與第一控制信號(hào)端連接以接收第一控制信號(hào)GCH1，第六晶體管T6的第二極與第一電源端連接以接收第一電源電壓VGL，第七晶體管T7的第一極與第一下拉節(jié)點(diǎn)PD1連接，第七晶體管T7的柵極與上拉節(jié)點(diǎn)PU連接，第七晶體管T7的第二極與第一電源端連接以接收第一電源電壓VGL，第八晶體管T8的第一極被配置為接收第四時(shí)鐘信號(hào)CK4，第八晶體管T8的柵極與第一控制信號(hào)端連接以接收第一控制信號(hào)GCH1，第八晶體管T8的第二極與第一下拉節(jié)點(diǎn)PD1連接.

例如，參見(jiàn)圖2，在本公開(kāi)實(shí)施例提供的移位寄存器100中，第二控制電路150包括第九晶體管T9、第十晶體管T10和第十一晶體管T11，第九晶體管T9的第一極與第一下拉節(jié)點(diǎn)PD1連接，第九晶體管T9的柵極與第二控制信號(hào)端連接以接收第二控制信號(hào)GCH2，第九晶體管T9的第二極與第一電源端連接以接收第一電源電壓VGL，第十晶體管T10的第一極與第二下拉節(jié)點(diǎn)PD2連接，第十晶體管T10的柵極與上拉節(jié)點(diǎn)PU連接，第十晶體管T10的第二極與第一電源端連接以接收第一電源電壓VGL，第十一晶體管T11的第一極被配置為接收第四時(shí)鐘信號(hào)CK4，第十一晶體管T11的柵極與第二控制信號(hào)端連接以接收第二控制信號(hào)GCH2，第十一晶體管T11的第二極與第二下拉節(jié)點(diǎn)PD2連接。

例如，參見(jiàn)圖2，在本公開(kāi)實(shí)施例提供的移位寄存器100中，輸出下拉電路160包括第十二晶體管T12和第十三晶體管T13，第十二晶體管T12的第一極與輸出端OUTPUT連接，第十二晶體管T12的柵極與第一下拉節(jié)點(diǎn)PD1連接，第十二晶體管T12的第二極與第一電源端連接以接收第一電源電壓VGL，第十三晶體管T13的第一極與輸出端OUTPUT連接，第十三晶體管T13的柵極與第二下拉節(jié)點(diǎn)PD2連接，第十三晶體管T13的第二極與第一電源端連接以接收第一電源電壓VGL。

例如，參見(jiàn)圖2，在本公開(kāi)實(shí)施例提供的移位寄存器100中，第一存儲(chǔ)電路170包括第一電容C1，第一電容C1的第一端與上拉節(jié)點(diǎn)PU連接，第一電容C1的第二端與輸出端OUTPUT連接。

例如，第一電源電壓VGL為低電平電壓(例如0V)。

例如，參見(jiàn)圖3和圖4，本公開(kāi)實(shí)施例提供的移位寄存器100，還包括放電電路180。放電電路180與放電信號(hào)端(用于提供放電信號(hào)EN)、輸出端OUTPUT、第一下拉節(jié)點(diǎn)PD1、第二下拉節(jié)點(diǎn)PD2及第一電源端(用于提供第一電源電壓VGL)分別連接。放電電路180被配置為當(dāng)出現(xiàn)異常掉電時(shí)，將放電信號(hào)EN寫(xiě)入輸出端OUTPUT、將第一電源電壓VGL分別寫(xiě)入第一下拉節(jié)點(diǎn)PD1及第二下拉節(jié)點(diǎn)PD2。

例如，參見(jiàn)圖4，在本公開(kāi)實(shí)施例提供的移位寄存器100中，放電電路180包括第十四晶體管T14、第十五晶體管T15和第十六晶體管T16。第十四晶體管T14的第一極與放電信號(hào)端連接以接收放電信號(hào)EN，第十四晶體管T14的柵極與放電信號(hào)端連接以接收放電信號(hào)EN，第十四晶體管T14的第二極與輸出端OUTPUT連接，第十五晶體管T15的第一極與第二下拉節(jié)點(diǎn)PD2連接，第十五晶體管T15的柵極與放電信號(hào)端連接以接收放電信號(hào)EN，第十五晶體管T15的第二極與第一電源端連接，第十六晶體管T16的第一極與第一下拉節(jié)點(diǎn)PD1連接，第十六晶體管T16的柵極與放電信號(hào)端連接以接收放電信號(hào)EN，第十六晶體管T16的第二極與第一電源端連接。

例如，設(shè)置放電電路180可以在電路出現(xiàn)異常掉電時(shí)，對(duì)移位寄存器放電，防止電路損壞。

例如，參見(jiàn)圖3和圖4，本公開(kāi)實(shí)施例提供的移位寄存器100，還包括第二存儲(chǔ)電路190和第三存儲(chǔ)電路195。第二存儲(chǔ)電路190與第一下拉節(jié)點(diǎn)PD1及第一電源端分別連接，第二存儲(chǔ)電路190被配置為保持第一下拉節(jié)點(diǎn)PD1與第一電源端之間的電壓差。第三存儲(chǔ)電路195與第二下拉節(jié)點(diǎn)PD2及第一電源端分別連接，第三存儲(chǔ)電路195被配置為保持第二下拉節(jié)點(diǎn)PD2與第一電源端之間的電壓差。

例如，參見(jiàn)圖4，在本公開(kāi)實(shí)施例提供的移位寄存器100中，第二存儲(chǔ)電路190包括第二電容C2，第二電容C2的第一端與第一下拉節(jié)點(diǎn)PD1連接，第二電容C2的第二端與第一電源端連接。第三存儲(chǔ)電路195包括第三電容C3，第三電容C3的第一端與第二下拉節(jié)點(diǎn)PD2連接，第三電容C3的第二端與第一電源端連接。

例如，設(shè)置第二存儲(chǔ)電路190可以提高第一下拉節(jié)點(diǎn)PD1電壓的穩(wěn)定性，防止第一下拉節(jié)點(diǎn)PD1電壓突變，進(jìn)而提高移位寄存器的穩(wěn)定性。

例如，設(shè)置第三存儲(chǔ)電路195可以提高第二下拉節(jié)點(diǎn)PD2電壓的穩(wěn)定性，防止第二下拉節(jié)點(diǎn)PD2電壓突變，進(jìn)而提高移位寄存器的穩(wěn)定性。

例如，參見(jiàn)圖4，本公開(kāi)實(shí)施例提供的移位寄存器100，還包括第十七晶體管T17。第一控制電路140(例如，第一控制電路140中的第八晶體管T8)和第二控制電路150(例如，第二控制電路150中的第十一晶體管T11)通過(guò)第十七晶體管T17接收第四時(shí)鐘信號(hào)CK4，第十七晶體管T17的第一極與第四時(shí)鐘信號(hào)端連接，第十七晶體管T17的柵極與第四時(shí)鐘信號(hào)端連接，第十七晶體管T17的第二極與第一控制電路140(例如，第一控制電路140中的第八晶體管T8)及第二控制電路150(例如，第二控制電路150中的第十一晶體管T11)連接。

例如，設(shè)置第十七晶體管T17可以防止電路異常時(shí)電流反向流動(dòng)，提高移位寄存器的穩(wěn)定性。

需要說(shuō)明的是，本公開(kāi)的實(shí)施例中采用的晶體管均可以為薄膜晶體管或場(chǎng)效應(yīng)晶體管或其他特性相同的開(kāi)關(guān)器件。這里采用的晶體管的源極、漏極在結(jié)構(gòu)上可以是對(duì)稱的，所以其源極、漏極在結(jié)構(gòu)上可以是沒(méi)有區(qū)別的。在本公開(kāi)的實(shí)施例中，為了區(qū)分晶體管除柵極之外的兩極，直接描述了其中一極為第一極，另一極為第二極，所以本公開(kāi)實(shí)施例中全部或部分晶體管的第一極和第二極根據(jù)需要是可以互換的。例如，本公開(kāi)實(shí)施例所述的晶體管的第一極可以為源極，第二極可以為漏極；或者，晶體管的第一極為漏極，第二極為源極。此外，按照晶體管的特性區(qū)分可以將晶體管分為N型和P型晶體管。當(dāng)晶體管為P型晶體管時(shí)，開(kāi)啟電壓為低電平電壓(例如，0V)，關(guān)閉電壓為高電平電壓(例如，5V)；當(dāng)晶體管為N型晶體管時(shí)，開(kāi)啟電壓為高電平電壓(例如，5V)，關(guān)閉電壓為低電平電壓(例如，0V)。本公開(kāi)的實(shí)施例以第一晶體管T1、第二晶體管T2、第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6、第七晶體管T7、第八晶體管T8、第九晶體管T9、第十晶體管T10、第十一晶體管T11、第十二晶體管T12、第十三晶體管T13、第十四晶體管T14、第十五晶體管T15、第十六晶體管T16和第十七晶體管T17均為N型晶體管為例進(jìn)行說(shuō)明?；诒竟_(kāi)對(duì)該實(shí)現(xiàn)方式的描述和教導(dǎo)，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下能夠容易想到本公開(kāi)實(shí)施例采用P型晶體管或N型和P型晶體管組合的實(shí)現(xiàn)方式，因此，這些實(shí)現(xiàn)方式也是在本公開(kāi)的保護(hù)范圍內(nèi)的。

例如，圖5是本公開(kāi)實(shí)施例提供的一種移位寄存器100的驅(qū)動(dòng)時(shí)序圖。接下來(lái)以圖4所示的移位寄存器和圖5所示的驅(qū)動(dòng)時(shí)序?yàn)槔榻B本公開(kāi)實(shí)施例提供的移位寄存器的工作原理。例如，本公開(kāi)實(shí)施例提供的移位寄存器100可以實(shí)現(xiàn)正向掃描和反向掃描，也就是說(shuō)，輸入電路105和復(fù)位電路120的功能可以交換，在下文中以正向掃描為例說(shuō)明。

例如，如圖5所示，在一幀的顯示時(shí)間內(nèi)(包括第一階段t1、第二階段t2、第三階段t3和第四階段t4)，第一控制信號(hào)GCH1為高電平電壓(例如5V)，第二控制信號(hào)GCH2為低電平電壓(例如0V)。由于第一控制信號(hào)GCH1為高電平電壓，第六晶體管T6和第八晶體管T8開(kāi)啟；第二控制信號(hào)GCH2為低電平電壓，第九晶體管T9和第十一晶體管T11關(guān)閉。由于第六晶體管T6將第一電源端(提供第一電源電壓VGL)和第二下拉節(jié)點(diǎn)PD2導(dǎo)通，所以，第二下拉節(jié)點(diǎn)PD2在該一幀的顯示時(shí)間內(nèi)為低電平電壓。在另一幀顯示時(shí)間內(nèi)(包括第五階段t5、第六階段t6、第七階段t7和第八階段t8)，第一控制信號(hào)GCH1為低電平電壓(例如0V)，第二控制信號(hào)GCH2為高電平電壓(例如5V)。由于第一控制信號(hào)GCH1為低電平電壓，第六晶體管T6和第八晶體管T8關(guān)閉；第二控制信號(hào)GCH2為高電平電壓，第九晶體管T9和第十一晶體管T11開(kāi)啟。由于第九晶體管T9將第一電源端(提供第一電源電壓VGL)和第一下拉節(jié)點(diǎn)PD1導(dǎo)通，所以，第一下拉節(jié)點(diǎn)PD1在該另一幀的顯示時(shí)間內(nèi)為低電平電壓。

在一幀顯示時(shí)間內(nèi)，例如，該一幀顯示時(shí)間包括第一階段t1、第二階段t2、第三階段t3和第四階段t4。

例如，在第一階段t1，第一時(shí)鐘信號(hào)CK1為高電平，第二時(shí)鐘信號(hào)CK2為低電平，第三時(shí)鐘信號(hào)CK3為低電平，第四時(shí)鐘信號(hào)CK4為低電平，輸入信號(hào)INPUT為高電平，復(fù)位信號(hào)RESET為低電平。由于輸入信號(hào)INPUT為高電平，第一晶體管T1開(kāi)啟，將第一時(shí)鐘信號(hào)CK1寫(xiě)入上拉節(jié)點(diǎn)PU，使上拉節(jié)點(diǎn)PU為第一高電平電壓(約等于第一時(shí)鐘信號(hào)CK1的高電平電壓)，也就是說(shuō)，輸入電路105在開(kāi)啟時(shí)被配置為將第一時(shí)鐘信號(hào)CK1寫(xiě)入上拉節(jié)點(diǎn)PU(第一晶體管T1在被開(kāi)啟時(shí)，將第一時(shí)鐘信號(hào)CK1寫(xiě)入上拉節(jié)點(diǎn)PU)。由于上拉節(jié)點(diǎn)PU具有第一高電平電壓，第七晶體管T7和第十晶體管T10開(kāi)啟，第七晶體管T7將第一電源電壓VGL寫(xiě)入第一下拉節(jié)點(diǎn)PD1，第十晶體管T10將第一電源電壓VGL寫(xiě)入第二下拉節(jié)點(diǎn)PD2。在第一階段t1，第一電容C1被充電。

例如，在第二階段t2，第一時(shí)鐘信號(hào)CK1為低電平，第二時(shí)鐘信號(hào)CK2為高電平，第三時(shí)鐘信號(hào)CK3為低電平，第四時(shí)鐘信號(hào)CK4為低電平，輸入信號(hào)INPUT為低電平，復(fù)位信號(hào)RESET為低電平。由于第一電容C1的自舉作用，上拉節(jié)點(diǎn)PU的電壓進(jìn)一步升高為第二高電平電壓(約等于第一高電平電壓與第二時(shí)鐘信號(hào)CK2的高電平電壓之和)，第二晶體管T2開(kāi)啟，將第二時(shí)鐘信號(hào)CK2的高電平電壓寫(xiě)入輸出端OUTPUT，也就是說(shuō)，輸出電路110被配置為將第二時(shí)鐘信號(hào)CK2寫(xiě)入輸出端OUTPUT。

例如，在第三階段t3，第一時(shí)鐘信號(hào)CK1為低電平，第二時(shí)鐘信號(hào)CK2為低電平，第三時(shí)鐘信號(hào)CK3為高電平，第四時(shí)鐘信號(hào)CK4為低電平，輸入信號(hào)INPUT為低電平，復(fù)位信號(hào)RESET為高電平。第三晶體管T3開(kāi)啟，將第三時(shí)鐘信號(hào)CK3的高電平電壓寫(xiě)入上拉節(jié)點(diǎn)PU，也就是說(shuō)，復(fù)位電路120被配置為將第三時(shí)鐘信號(hào)CK3寫(xiě)入上拉節(jié)點(diǎn)PU。此時(shí)，上拉節(jié)點(diǎn)PU的電壓例如與第一高電平電壓(約等于第一時(shí)鐘信號(hào)CK1的高電平電壓)相同，輸出端OUTPUT降低為低電平電壓。

例如，在第四階段t4，第一時(shí)鐘信號(hào)CK1為低電平，第二時(shí)鐘信號(hào)CK2為低電平，第三時(shí)鐘信號(hào)CK3為低電平，第四時(shí)鐘信號(hào)CK4為高電平，輸入信號(hào)INPUT為低電平，復(fù)位信號(hào)RESET為低電平。第八晶體管T8將第四時(shí)鐘信號(hào)CK4寫(xiě)入第一下拉節(jié)點(diǎn)PD1，第二電容C2充電。由于第一下拉節(jié)點(diǎn)PD1為高電平，第五晶體管T5開(kāi)啟，第五晶體管T5將第一電源電壓VGL寫(xiě)入上拉節(jié)點(diǎn)PU；第十二晶體管T12開(kāi)啟，第十二晶體管T12將第一電源電壓VGL寫(xiě)入輸出端OUTPUT。

在另一幀顯示時(shí)間內(nèi)，例如，該另一幀顯示時(shí)間包括第五階段t5、第六階段t6、第七階段t7和第八階段t8。

例如，在第五階段t5，第一時(shí)鐘信號(hào)CK1為高電平，第二時(shí)鐘信號(hào)CK2為低電平，第三時(shí)鐘信號(hào)CK3為低電平，第四時(shí)鐘信號(hào)CK4為低電平，輸入信號(hào)INPUT為高電平，復(fù)位信號(hào)RESET為低電平。第一晶體管T1開(kāi)啟，將第一時(shí)鐘信號(hào)CK1寫(xiě)入上拉節(jié)點(diǎn)PU，使上拉節(jié)點(diǎn)PU為第一高電平電壓(約等于第一時(shí)鐘信號(hào)CK1的高電平電壓)，也就是說(shuō)，輸入電路105被配置為將第一時(shí)鐘信號(hào)CK1寫(xiě)入上拉節(jié)點(diǎn)PU。由于上拉節(jié)點(diǎn)PU具有第一高電平電壓，第七晶體管T7和第十晶體管T10開(kāi)啟，第七晶體管T7將第一電源電壓VGL寫(xiě)入第一下拉節(jié)點(diǎn)PD1，第十晶體管T10將第一電源電壓VGL寫(xiě)入第二下拉節(jié)點(diǎn)PD2。在第五階段t5，第一電容C1被充電。

例如，在第六階段t6，第一時(shí)鐘信號(hào)CK1為低電平，第二時(shí)鐘信號(hào)CK2為高電平，第三時(shí)鐘信號(hào)CK3為低電平，第四時(shí)鐘信號(hào)CK4為低電平，輸入信號(hào)INPUT為低電平，復(fù)位信號(hào)RESET為低電平。由于第一電容C1的自舉作用，上拉節(jié)點(diǎn)PU的電壓進(jìn)一步升高為第二高電平電壓(約等于第一高電平電壓與第二時(shí)鐘信號(hào)CK2的高電平電壓之和)，第二晶體管T2開(kāi)啟，將第二時(shí)鐘信號(hào)CK2的高電平電壓寫(xiě)入輸出端OUTPUT，也就是說(shuō)，輸出電路110被配置為將第二時(shí)鐘信號(hào)CK2寫(xiě)入輸出端OUTPUT。

例如，在第七階段t7，第一時(shí)鐘信號(hào)CK1為低電平，第二時(shí)鐘信號(hào)CK2為低電平，第三時(shí)鐘信號(hào)CK3為高電平，第四時(shí)鐘信號(hào)CK4為低電平，輸入信號(hào)INPUT為低電平，復(fù)位信號(hào)RESET為高電平。第三晶體管T3開(kāi)啟，將第三時(shí)鐘信號(hào)CK3的高電平電壓寫(xiě)入上拉節(jié)點(diǎn)PU，也就是說(shuō)，復(fù)位電路120被配置為將第三時(shí)鐘信號(hào)CK3寫(xiě)入上拉節(jié)點(diǎn)PU。此時(shí)，上拉節(jié)點(diǎn)PU的電壓例如與第一高電平電壓(約等于第一時(shí)鐘信號(hào)CK1的高電平電壓)相同，輸出端OUTPUT降低為低電平電壓。

例如，在第八階段t8，第一時(shí)鐘信號(hào)CK1為低電平，第二時(shí)鐘信號(hào)CK2為低電平，第三時(shí)鐘信號(hào)CK3為低電平，第四時(shí)鐘信號(hào)CK4為高電平，輸入信號(hào)INPUT為低電平，復(fù)位信號(hào)RESET為低電平。第十一晶體管T11將第四時(shí)鐘信號(hào)寫(xiě)入第二下拉節(jié)點(diǎn)PD2，第三電容C3充電。由于第二下拉節(jié)點(diǎn)PD2為高電平，第四晶體管T4開(kāi)啟，第四晶體管T4將第一電源電壓VGL寫(xiě)入上拉節(jié)點(diǎn)PU；第十三晶體管T13開(kāi)啟，第十三晶體管T13將第一電源電壓VGL寫(xiě)入輸出端OUTPUT。

例如，在本公開(kāi)實(shí)施例提供的移位寄存器100中，在不同的幀中，第一控制電路140和第二控制電路150可以控制第一下拉節(jié)點(diǎn)PD1和第二下拉節(jié)點(diǎn)PD2分別工作，這樣可以使得上拉節(jié)點(diǎn)下拉電路130中的兩個(gè)晶體管T4和T5分時(shí)工作、使得輸出下拉電路160中的兩個(gè)晶體管T12和T13分時(shí)工作，大大降低了晶體管長(zhǎng)時(shí)間處于開(kāi)啟狀態(tài)導(dǎo)致故障的可能性，提高了移位寄存器的抗干擾能力，進(jìn)而提高了移位寄存器的可靠性。

例如，在本公開(kāi)實(shí)施例中所述的“一幀”和“另一幀”可以是相鄰的兩幀，也可以是不相鄰的兩幀，在此不做限定。例如，移位寄存器的各信號(hào)的驅(qū)動(dòng)時(shí)序可以為該“一幀”的驅(qū)動(dòng)時(shí)序和該“另一幀”的驅(qū)動(dòng)時(shí)序的交替，交替的周期可以為每幀進(jìn)行交替、每?jī)蓭M(jìn)行交替、每三幀進(jìn)行交替等，本公開(kāi)在此不作限定。例如，對(duì)于連續(xù)的N幀(F(1)～F(N))：當(dāng)每幀進(jìn)行交替時(shí)，奇數(shù)幀的驅(qū)動(dòng)時(shí)序?yàn)樵摗耙粠钡尿?qū)動(dòng)時(shí)序，偶數(shù)幀的驅(qū)動(dòng)時(shí)序?yàn)樵摗傲硪粠钡尿?qū)動(dòng)時(shí)序。當(dāng)每?jī)蓭M(jìn)行交替時(shí)，F(xiàn)(2n-1)和F(2n)幀的驅(qū)動(dòng)時(shí)序?yàn)樵摗耙粠钡尿?qū)動(dòng)時(shí)序，F(xiàn)(2n+1)和F(2n+2)幀的驅(qū)動(dòng)時(shí)序?yàn)樵摗傲硪粠钡尿?qū)動(dòng)時(shí)序，其中，n為大于0的整數(shù)。當(dāng)每三幀進(jìn)行交替時(shí)，F(xiàn)(3n-2)、F(3n-1)和F(3n)幀的驅(qū)動(dòng)時(shí)序?yàn)樵摗耙粠钡尿?qū)動(dòng)時(shí)序，F(xiàn)(3n+1)、F(3n+2)和F(3n+3)幀的驅(qū)動(dòng)時(shí)序?yàn)樵摗傲硪粠钡尿?qū)動(dòng)時(shí)序，其中，n為大于0的整數(shù)。

例如，以當(dāng)移位寄存器正常工作時(shí)，放電信號(hào)EN為低電平，第十四晶體管T14、第十五晶體管T15和第十六晶體管T16關(guān)閉，此時(shí)放電電路180為移位寄存器沒(méi)有影響。當(dāng)電路出現(xiàn)異常掉電時(shí)，放電信號(hào)EN變?yōu)楦唠娖?，第十四晶體管T14、第十五晶體管T15和第十六晶體管T16開(kāi)啟，放電信號(hào)EN通過(guò)第十四晶體管T14將輸出端OUTPUT設(shè)置為高電平，這樣可以將受到移位寄存器輸出端OUTPUT信號(hào)控制的像素電路開(kāi)啟，提供了放電通道，防止異常掉電損壞移位寄存器、柵極驅(qū)動(dòng)電路或顯示面板；第十五晶體管T15將第一電源電壓VGL寫(xiě)入第二下拉節(jié)點(diǎn)PD2以將其設(shè)置為低電平電壓，防止第二下拉節(jié)點(diǎn)PD2的電荷積累損壞電路；第十六晶體管T16將第一電源電壓VGL寫(xiě)入第一下拉節(jié)點(diǎn)PD1以將其設(shè)置為低電平電壓，防止第一下拉節(jié)點(diǎn)PD1的電荷積累損壞電路。

本公開(kāi)的實(shí)施例還提供一種柵極驅(qū)動(dòng)電路10，如圖6所示，柵極驅(qū)動(dòng)電路10包括本公開(kāi)任一實(shí)施例提供的移位寄存器100。

例如，參見(jiàn)圖6，本公開(kāi)實(shí)施例提供的柵極驅(qū)動(dòng)電路10，包括級(jí)聯(lián)的多個(gè)本公開(kāi)任一實(shí)施例提供的移位寄存器100，除第一級(jí)和最后一級(jí)移位寄存器100之外，本級(jí)移位寄存器100的輸入端(用于接收輸入信號(hào)INPUT)與上一級(jí)移位寄存器100的輸出端OUTPUT連接；本級(jí)移位寄存器100的復(fù)位信號(hào)端(用于接收復(fù)位信號(hào)RESET)與下一級(jí)移位寄存器100的輸出端OUTPUT連接。

例如，第一級(jí)移位寄存器的輸入端與第一觸發(fā)信號(hào)端連接以接收第一觸發(fā)信號(hào)STV1；最后一級(jí)移位寄存器的復(fù)位信號(hào)端與第二觸發(fā)信號(hào)端連接以接收第二觸發(fā)信號(hào)STV2。

例如，當(dāng)柵極驅(qū)動(dòng)電路10正向掃描時(shí)，第一觸發(fā)信號(hào)STV1作為第一級(jí)移位寄存器的輸入信號(hào)，第二觸發(fā)信號(hào)STV2作為最后一級(jí)移位寄存器的復(fù)位信號(hào)；當(dāng)柵極驅(qū)動(dòng)電路10反向掃描時(shí)，第二觸發(fā)信號(hào)STV2作為最后一級(jí)移位寄存器的輸入信號(hào)，第一觸發(fā)信號(hào)STV1作為第一級(jí)移位寄存器的復(fù)位信號(hào)。例如，在反向掃描時(shí)，移位寄存器的輸入電路與復(fù)位電路的功能互換。

例如，如圖6所示，柵極驅(qū)動(dòng)電路10包括n級(jí)移位寄存器SR1、SR2……SRn，這些移位寄存器SR1、SR2……SRn均可以是本公開(kāi)任一實(shí)施例提供的移位寄存器100。移位寄存器SR1、SR2……SRn的輸出端OUTPUT分別與柵線G1、G2……Gn對(duì)應(yīng)連接。

需要說(shuō)明的是，由于本公開(kāi)實(shí)施例提供的柵極驅(qū)動(dòng)電路10可以實(shí)現(xiàn)正向掃描和逆向掃描，在掃描方向切換時(shí)，時(shí)序上的“上一級(jí)”和“下一級(jí)”會(huì)相應(yīng)變換，因此，上述的“上一級(jí)”和“下一級(jí)”并不是指掃描時(shí)序上的上一級(jí)和下一級(jí)，而是指物理連接上的上一級(jí)和下一級(jí)。

本公開(kāi)的實(shí)施例還提供一種顯示面板1，如圖7所示，顯示面板1包括本公開(kāi)任一實(shí)施例提供的柵極驅(qū)動(dòng)電路10。

例如，如圖7所示，本公開(kāi)實(shí)施例提供的顯示面板1還包括柵線11、數(shù)據(jù)線12以及由柵線11和數(shù)據(jù)線12交叉限定的多個(gè)像素單元13，柵極驅(qū)動(dòng)電路10被配置為向柵線11提供柵極驅(qū)動(dòng)信號(hào)。

例如，柵線11可以包括圖6中所示的柵線G1、G2……Gn，移位寄存器SR1、SR2……SRn中每級(jí)移位寄存器用于向?qū)?yīng)的柵線G1、G2……Gn輸出一行柵極驅(qū)動(dòng)信號(hào)。

本公開(kāi)的實(shí)施例還提供一種本公開(kāi)任一實(shí)施例提供的移位寄存器100的驅(qū)動(dòng)方法，如圖8所示，該方法包括如下步驟：

步驟S10：在一幀顯示時(shí)間內(nèi)，將第一控制信號(hào)GCH1設(shè)置為高電平電壓，將第二控制信號(hào)GCH2設(shè)置為低電平電壓，其中，當(dāng)所述第一控制信號(hào)為高電平電壓時(shí)，將第四時(shí)鐘信號(hào)寫(xiě)入第一下拉節(jié)點(diǎn)、將第一電源電壓寫(xiě)入第二下拉節(jié)點(diǎn)，以及響應(yīng)于所述上拉節(jié)點(diǎn)的電壓為高電平電壓，將所述第一電源電壓寫(xiě)入所述第一下拉節(jié)點(diǎn)；

步驟S20：在至少另一幀顯示時(shí)間內(nèi)，將第二控制信號(hào)GCH2設(shè)置為高電平電壓，將第一控制信號(hào)GCH1設(shè)置為低電平電壓，其中，當(dāng)所述第二控制信號(hào)為高電平電壓時(shí)，將所述第四時(shí)鐘信號(hào)寫(xiě)入所述第二下拉節(jié)點(diǎn)、將所述第一電源電壓寫(xiě)入所述第一下拉節(jié)點(diǎn)，以及響應(yīng)于所述上拉節(jié)點(diǎn)的電壓為高電平電壓，將所述第一電源電壓寫(xiě)入所述第二下拉節(jié)點(diǎn)。

例如，在每幀顯示時(shí)間內(nèi)，將第一控制信號(hào)GCH1和第二控制信號(hào)GCH2均設(shè)置為與上一幀顯示時(shí)間內(nèi)信號(hào)的反向信號(hào)。也就是說(shuō)，每幀第一控制信號(hào)GCH1和第二控制信號(hào)GCH2均是上一幀的反向信號(hào)。例如，在上一幀中，第一控制信號(hào)GCH1為高電平電壓(例如5V)，第二控制信號(hào)GCH2為低電平電壓(例如0V)，則在本幀中，第一控制信號(hào)GCH1為低電平電壓(例如0V)，第二控制信號(hào)GCH2為高電平電壓(例如5V)。

例如，根據(jù)電路的具體情況，可以靈活選擇每隔若干幀將第一控制信號(hào)GCH1和第二控制信號(hào)GCH2變換一次。

例如，本公開(kāi)實(shí)施例提供的移位寄存器、柵極驅(qū)動(dòng)電路、顯示面板及驅(qū)動(dòng)方法可以使第一控制電路和第二控制電路分時(shí)工作，降低了晶體管長(zhǎng)時(shí)間處于開(kāi)啟狀態(tài)導(dǎo)致的風(fēng)險(xiǎn)、增強(qiáng)了抗干擾能力、提高了柵極驅(qū)動(dòng)電路及顯示面板的可靠性。

例如，本公開(kāi)實(shí)施例提供的移位寄存器、柵極驅(qū)動(dòng)電路、顯示面板及驅(qū)動(dòng)方法可以應(yīng)用于車載顯示系統(tǒng)。

雖然上文中已經(jīng)用一般性說(shuō)明及具體實(shí)施方式，對(duì)本公開(kāi)作了詳盡的描述，但在本公開(kāi)實(shí)施例基礎(chǔ)上，可以對(duì)之作一些修改或改進(jìn)，這對(duì)本領(lǐng)域技術(shù)人員而言是顯而易見(jiàn)的。因此，在不偏離本公開(kāi)精神的基礎(chǔ)上所做的這些修改或改進(jìn)，均屬于本公開(kāi)要求保護(hù)的范圍。