本發(fā)明涉及平面顯示
技術(shù)領(lǐng)域：
，特別是涉及一種用于AMOLED列驅(qū)動(dòng)電路的輸出緩沖器。
背景技術(shù)：
：AMOLED顯示與其他顯示技術(shù)相比，具有超輕薄、寬視角、低功耗、響應(yīng)速度快、顏色自然等優(yōu)點(diǎn)，是下一代主流顯示技術(shù)的最有力競(jìng)爭(zhēng)者。AMOLED顯示系統(tǒng)中，列驅(qū)動(dòng)電路對(duì)于實(shí)現(xiàn)高速、高精度、低功耗及高動(dòng)態(tài)的顯示驅(qū)動(dòng)至關(guān)重要。通常列驅(qū)動(dòng)電路包括移位寄存器、采樣寄存器、數(shù)據(jù)鎖存器、電平轉(zhuǎn)換電路、數(shù)模轉(zhuǎn)換電路(Digital-to-AnalogConverter,DAC)和輸出緩沖器電路等。其中，輸出緩沖器決定了列驅(qū)動(dòng)電路的速度、精度、輸出范圍以及功耗等性能，隨著顯示分辨率和幀率的提高，系統(tǒng)對(duì)于輸出緩沖器的性能要求也越來(lái)越高。AMOLED列驅(qū)動(dòng)電路中的輸出緩沖器通常由運(yùn)算放大器連接成單位增益緩沖器的形式實(shí)現(xiàn)，用于驅(qū)動(dòng)AMOLED顯示面板中列驅(qū)動(dòng)總線上大的電容，隨著顯示顯示面陣的增大，輸出緩沖器所要驅(qū)動(dòng)的電容也越來(lái)越大。傳統(tǒng)的用于AMOLED列驅(qū)動(dòng)電路的輸出緩沖器為AB類(lèi)放大器，如圖1所示，該放大器可以提供大的增益，從而減小系統(tǒng)誤差，同時(shí)其輸出級(jí)為推挽結(jié)構(gòu)，可以提供大的充電和放電電流，從而實(shí)現(xiàn)對(duì)大面陣顯示面板的驅(qū)動(dòng)。然而，由于此類(lèi)放大器的輸出級(jí)在靜態(tài)時(shí)存在偏置電流，而單個(gè)AMOLED列驅(qū)動(dòng)芯片中往往存在上千個(gè)輸出緩沖器，因此此類(lèi)放大器總的靜態(tài)電流較大，不滿足低功耗的設(shè)計(jì)要求。另外一種用于AMOLED列驅(qū)動(dòng)電路的緩沖器為B類(lèi)放大器，如圖2所示，與AB類(lèi)放大器不同，B類(lèi)放大器中由比較器和反相器代替了AB類(lèi)放大器中的誤差放大器，運(yùn)放的輸出端與比較器的正向輸入端連接，上下兩個(gè)比較器的輸出分別連接在輸出級(jí)NMOS和PMOS的柵極，組成負(fù)反饋環(huán)路。當(dāng)輸入端存在階躍信號(hào)時(shí)，比較器輸出為電源電壓VDD或地VSS，將對(duì)應(yīng)的充電或放電晶體管打開(kāi)。靜態(tài)時(shí)，該電路的輸出級(jí)NMOS和PMOS均處于截止?fàn)顟B(tài)，因此輸出級(jí)不存在靜態(tài)電流?？偟膩?lái)說(shuō)，AB類(lèi)放大器的輸出存在靜態(tài)電流，不符合低功耗的設(shè)計(jì)要求，B類(lèi)運(yùn)放較AB類(lèi)運(yùn)放來(lái)講，結(jié)構(gòu)較為簡(jiǎn)單，且輸出級(jí)不存在靜態(tài)功耗，電路整體功耗較低，因此非常適用于AMOLED列驅(qū)動(dòng)電路，但是傳統(tǒng)的B類(lèi)放大器輸出級(jí)晶體管的柵源電壓最大為電源電壓，當(dāng)負(fù)載電容很大時(shí)，需要輸出晶體管有很大的寬長(zhǎng)比，因此在負(fù)載電容進(jìn)一步增加時(shí)，需要綜合面積、功耗等因素對(duì)電路進(jìn)行進(jìn)一步優(yōu)化。技術(shù)實(shí)現(xiàn)要素：鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種用于AMOLED列驅(qū)動(dòng)電路的輸出緩沖器，用于解決現(xiàn)有技術(shù)中的輸出緩沖器在負(fù)載電容進(jìn)一步增加時(shí)，需要綜合面積、功耗等因素對(duì)電路進(jìn)行進(jìn)一步優(yōu)化的問(wèn)題。為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種用于AMOLED列驅(qū)動(dòng)電路的輸出緩沖器，包括：軌到軌輸入級(jí)電路、自舉級(jí)電路及輸出級(jí)電路，所述軌到軌輸入級(jí)電路連接所述自舉級(jí)電路，所述自舉級(jí)電路連接所述輸出級(jí)電路，所述軌到軌輸入級(jí)電路，用于對(duì)正向輸入信號(hào)和反相輸入信號(hào)之差進(jìn)行放大；所述自舉級(jí)電路，用于將輸出級(jí)電路的控制電壓升高到高于電源電壓或降低到低于地電壓；所述輸出級(jí)電路，用于對(duì)輸出負(fù)載進(jìn)行驅(qū)動(dòng)。優(yōu)選地，所述軌到軌輸入級(jí)電路包括第一晶體管～第十四晶體管，所述第一晶體管的源極連接第七晶體管的源極且其公共端連接電源電壓、柵極連接偏置電路；所述第二晶體管的源極連接第三晶體管的源極且其公共端連接第一晶體管的漏極、漏極分別連接第十一晶體管的源極及第十三晶體管的漏極且其公共端連接第十三晶體管與第十四晶體管連接形成的公共端、柵極連接第四晶體管的柵極且其公共端形成正向輸入端；所述第三晶體管的漏極連接第十二晶體管的源極且其公共端連接第十四晶體管的漏極且其公共端連接自舉級(jí)電路、柵極形成第一反方向輸入端；所述第四晶體管的源極連接第五晶體管的源極且其公共端連接第六晶體管的漏極、漏極分別連接第七晶體管的漏極及柵極且其公共端連接第九晶體管的源極；所述第五晶體管的漏極分別連接第八晶體管的漏極及第十晶體管的源極且其公共端連接自舉級(jí)電路、柵極形成第二反方向輸入端；所述第六晶體管的源極連接第十三晶體管的源極且其公共端連接地電壓、柵極連接偏置電路；所述第七晶體管的柵極連接第八晶體管的柵極；所述第八晶體管的源極連接電源電壓；所述第九晶體管的漏極連接第十一晶體管的漏極且其第一公共端連接第九晶體管的柵極與第十晶體管的柵極連接形成的公共端，第二公共端連接第十一晶體管與第十二晶體管連接形成的公共端；所述第十晶體管的漏極連接第十二晶體管的漏極；所述第十四晶體管的源極連接地電壓。優(yōu)選地，所述軌到軌輸入級(jí)電路中的晶體管的長(zhǎng)寬比包括如下關(guān)系：(WL)2=(WL)3,(WL)4=(WL)5,(WL)7=(WL)8,(WL)9=(WL)10,(WL)11=(WL)12,(WL)13=(WL)14,]]>其中，為第二晶體管的寬長(zhǎng)比，為第三晶體管的寬長(zhǎng)比，為第四晶體管的寬長(zhǎng)比，為第五晶體管的寬長(zhǎng)比，為第七晶體管的寬長(zhǎng)比，為第八晶體管的寬長(zhǎng)比，為第九晶體管的寬長(zhǎng)比，為第十晶體管的寬長(zhǎng)比，為第十一晶體管的寬長(zhǎng)比，為第十二晶體管的寬長(zhǎng)比，為第十三晶體管的寬長(zhǎng)比，為第十四晶體管的寬長(zhǎng)比。優(yōu)選地，所述第一反相輸入端及第二反相輸入端與輸出信號(hào)連接，所述正相輸入端與輸入信號(hào)連接，組成單位增益緩沖器結(jié)構(gòu)。優(yōu)選地，所述自舉級(jí)電路包括由第十五晶體管～第十八晶體管組成的兩個(gè)電流比較器電路，由第十九晶體管～第二十二晶體管組成的兩個(gè)電壓比較器電路，第二十三開(kāi)關(guān)晶體管～第二十八開(kāi)關(guān)晶體管，第一自舉電容及第二自舉電容。所述第十五晶體管的源極連接電源電壓、漏極連接所述第十六晶體管的漏極且其第一公共端分別連接第二十三開(kāi)關(guān)晶體管的柵極及第一自舉電容的第二端，第二公共端連接所述第十九晶體管的柵極與所述第二十晶體管的柵極連接形成的公共端、柵極連接第十七晶體管的柵極且其公共端連接軌到軌輸入級(jí)電路；所述第十六晶體管的源極連接地電壓、柵極連接第十八晶體管的柵極且其公共端連接軌到軌輸入級(jí)電路；所述第十七晶體管的源極連接電源電壓、漏極連接所述第十八晶體管的漏極且其第一公共端連接所述第二十一晶體管的柵極與所述第二十二晶體管的柵極連接形成的公共端，第二公共端分別連接第二十四開(kāi)關(guān)晶體管的柵極及第二自舉電容的第一端；所述第十八晶體管的源極連接地電壓；所述第十九晶體管的漏極連接第二十晶體管的漏極且其公共端連接第二十五開(kāi)關(guān)晶體管的柵極且其公共端連接第二十八開(kāi)關(guān)晶體管的柵極、源極連接電源電壓；所述第二十晶體管的源極連接地電壓；所述第二十一晶體管的源極連接電源電壓、漏極連接第二十二晶體管的漏極且其公共端連接第二十六開(kāi)關(guān)晶體管的柵極且其公共端連接第二十七開(kāi)關(guān)晶體管的柵極；所述第二十二晶體管的源極連接地電壓；所述第二十三開(kāi)關(guān)晶體管的源極分別連接第一自舉電容的第一端及第二十五開(kāi)關(guān)晶體管的源極、漏極連接電源電壓；所述第二十四開(kāi)關(guān)晶體管的源極分別連接第二自舉電容的第二端及第二十六開(kāi)關(guān)晶體管的源極、漏極連接地電壓；所述第二十五開(kāi)關(guān)晶體管的漏極連接第二十八開(kāi)關(guān)晶體管的漏極且其公共端連接輸出級(jí)電路；所述第二十六開(kāi)關(guān)晶體管的漏極連接第二十七開(kāi)關(guān)晶體管的漏極且其公共端連接輸出級(jí)電路；所述第二十七開(kāi)關(guān)晶體管的源極分別連接電源電壓及輸出級(jí)電路；所述第二十八開(kāi)關(guān)晶體管的源極分別連接地電壓及輸出級(jí)電路。優(yōu)選地，所述自舉級(jí)電路中的晶體管的長(zhǎng)寬比包括如下關(guān)系：(W/L)16(W/L)14>(W/L)15(W/L)8(W/L)18(W/L)14<(W/L)17(W/L)8]]>其中，(W/L)16為第十六晶體管的寬長(zhǎng)比，(W/L)14為第十四晶體管的寬長(zhǎng)比，(W/L)15為第十五晶體管的寬長(zhǎng)比，(W/L)8為第八晶體管的寬長(zhǎng)比，(W/L)18為第十八晶體管的寬長(zhǎng)比，(W/L)17為第十七晶體管的寬長(zhǎng)比。優(yōu)選地，當(dāng)輸入信號(hào)等于輸出信號(hào)時(shí)，第十五晶體管進(jìn)入飽和區(qū)，第十六晶體管進(jìn)入線性區(qū)，第十七晶體管進(jìn)入線性區(qū)，第十八晶體管進(jìn)入飽和區(qū)。優(yōu)選地，當(dāng)輸入信號(hào)等于輸出信號(hào)時(shí)，輸出級(jí)電路的第二十九晶體管及第三十晶體管均處于截止?fàn)顟B(tài)，輸出級(jí)電路不存在靜態(tài)電流，同時(shí)第十九晶體管到第二十八開(kāi)關(guān)晶體管也不存在靜態(tài)電流。優(yōu)選地，當(dāng)輸入信號(hào)大于輸出信號(hào)時(shí)，第十五晶體管進(jìn)入飽和區(qū)，第十六晶體管進(jìn)入線性區(qū)，第十七晶體管進(jìn)入線性區(qū)，第十八晶體管進(jìn)入飽和區(qū)。優(yōu)選地，當(dāng)輸入信號(hào)大于輸出信號(hào)時(shí)，輸出級(jí)電路的第二十九晶體管導(dǎo)通并對(duì)輸出端進(jìn)行充電，且第二十九晶體管的柵源電壓為-2VDD；輸出級(jí)電路的第三十晶體管處于截止?fàn)顟B(tài)，輸出級(jí)電路的輸出端不存在充電回路。優(yōu)選地，當(dāng)輸入信號(hào)小于輸出信號(hào)時(shí)，第十五晶體管進(jìn)入線性區(qū)，第十六晶體管進(jìn)入飽和區(qū)，第十七晶體管進(jìn)入線性區(qū)，第十八晶體管進(jìn)入飽和區(qū)。優(yōu)選地，當(dāng)輸入信號(hào)小于輸出信號(hào)時(shí)，輸出級(jí)電路的第三十晶體管導(dǎo)通并對(duì)輸出端進(jìn)行充電，且第三十晶體管的柵源電壓為2VDD；輸出級(jí)電路的第二十九晶體管處于截止?fàn)顟B(tài)，輸出級(jí)電路的輸出端不存在充電回路。優(yōu)選地，所述輸出級(jí)電路為由第二十九晶體管和第三十晶體管組成的ClassB輸出級(jí)電路，所述第二十九晶體管的源極連接自舉級(jí)電路及電源電壓、漏極連接第三十晶體管的漏極且公共端形成輸出級(jí)電路的輸出端、柵極連接自舉級(jí)電路；所述第三十晶體管的源極連接自舉級(jí)電路及地電壓、柵極連接自舉級(jí)電路。優(yōu)選地，還包括偏置電路，用于為軌到軌輸入級(jí)電路提供偏置電壓，所述偏置電路包括第三十一晶體管，第三十二晶體管，第三十三晶體管，第三十四晶體管，所述第三十一晶體管的源極連接電源電壓、漏極連接第三十二晶體管的源極且其公共端連接第三十一晶體管的柵極且其公共端連接軌到軌輸入級(jí)電路；所述第三十二晶體管的漏極連接第三十三晶體管的漏極且其公共端連接所述第三十二晶體管的柵極與所述第三十三晶體管的柵極連接形成的公共端；所述第三十三晶體管的源極連接第三十四晶體管的漏極且其公共端連接第三十四晶體管的柵極且其公共端連接軌道軌輸入級(jí)電路；所述第三十四晶體管的源極連接地電壓。優(yōu)選地，還包括補(bǔ)償電阻和負(fù)載電容，用于引入左半邊零點(diǎn)對(duì)運(yùn)算放大器進(jìn)行頻率補(bǔ)償，所述補(bǔ)償電阻的一端連接所述輸出級(jí)電路的輸出端、另一端分別連接輸出信號(hào)及負(fù)載電容，所述負(fù)載電容連接地電壓。優(yōu)選地，所述第一晶體管～第三晶體管、第七晶體管～第十晶體管、第十五晶體管～第二十一晶體管、第二十三開(kāi)關(guān)晶體管、第二十五開(kāi)關(guān)晶體管、第二十七開(kāi)關(guān)晶體管、第二十九晶體管、第三十一晶體管及第三十二晶體管為NMOS晶體管；所述第四晶體管～第六晶體管、第十一晶體管～第十四晶體管、第十六晶體管～第二十二晶體管、第二十四開(kāi)關(guān)晶體管、第二十六開(kāi)關(guān)晶體管、第二十八開(kāi)關(guān)晶體管、第三十三晶體管及第三十四晶體管為PMOS晶體管。如上所述，本發(fā)明的用于AMOLED列驅(qū)動(dòng)電路的輸出緩沖器，具有以下有益效果：本發(fā)明通過(guò)提高輸出級(jí)晶體管的最大柵源電壓，從而可以用寬長(zhǎng)比較小的輸出級(jí)晶體管來(lái)實(shí)現(xiàn)大的驅(qū)動(dòng)電流。與現(xiàn)有技術(shù)相比，本發(fā)明具有靜態(tài)電流小的優(yōu)點(diǎn)，同時(shí)由于充放電時(shí)輸出管的柵源電壓接近兩倍的電源電壓，因此本發(fā)明可以在輸出管尺寸相同的條件下提供更大的充放電電流，可以驅(qū)動(dòng)更大的負(fù)載電容。附圖說(shuō)明圖1顯示為本發(fā)明(現(xiàn)有技術(shù)中)的AB類(lèi)輸出緩沖器示意圖。圖2顯示為本發(fā)明(現(xiàn)有技術(shù)中)的兩級(jí)電阻串結(jié)構(gòu)DAC示意圖。圖3顯示為本發(fā)明的用于AMOLED列驅(qū)動(dòng)電路的輸出緩沖器示意圖。圖4顯示為本發(fā)明輸入信號(hào)等于輸出信號(hào)(VIN＝VOUT)時(shí)，自舉級(jí)電路和輸出級(jí)電路狀態(tài)示意圖。圖5顯示為本發(fā)明輸入信號(hào)大于輸出信號(hào)(VIN>VOUT)時(shí)，自舉級(jí)電路和輸出級(jí)電路狀態(tài)示意圖。圖6顯示為本發(fā)明輸入信號(hào)大于輸出信號(hào)(VIN>VOUT)時(shí)，自舉級(jí)電路和輸出級(jí)電路狀態(tài)示意圖。元件標(biāo)號(hào)說(shuō)明1偏置電路C1第一自舉電容2軌到軌輸入級(jí)電路C2第二自舉電容3自舉級(jí)電路VP正相輸入端4輸出級(jí)電路VIN輸入信號(hào)VSS參考地電壓VN反相輸入端VDD電源電壓VOUT輸出信號(hào)RC補(bǔ)償電阻T1～T22第一晶體管～第二十二晶體管CL負(fù)載電容T23～T28第二十二開(kāi)關(guān)晶體管～第二T29～T34第二十九晶體管～第三十四十八開(kāi)關(guān)晶體管晶體管具體實(shí)施方式以下通過(guò)特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書(shū)所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過(guò)另外不同的具體實(shí)施方式加以實(shí)施或應(yīng)用，本說(shuō)明書(shū)中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒(méi)有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。請(qǐng)參閱圖3到圖6。需要說(shuō)明的是，本實(shí)施例中所提供的圖示僅以示意方式說(shuō)明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。在AMOLED列驅(qū)動(dòng)電路中，輸出緩沖器決定了列驅(qū)動(dòng)電路的速度、精度、輸出范圍以及功耗等性能，隨著顯示分辨率和幀率的提高，系統(tǒng)對(duì)于輸出緩沖器的性能要求也越來(lái)越高。B類(lèi)放大器與AB類(lèi)放大器相比結(jié)構(gòu)較為簡(jiǎn)單，功耗較低，但是傳統(tǒng)B類(lèi)放大器輸出級(jí)晶體管的柵源電壓最大為電源電壓，當(dāng)負(fù)載電容很大時(shí)，需要輸出晶體管有很大的寬長(zhǎng)比，因此在負(fù)載電容進(jìn)一步增加時(shí)，需要綜合面積、功耗等因素對(duì)電路進(jìn)行進(jìn)一步優(yōu)化。本發(fā)明通過(guò)提高輸出級(jí)晶體管的最大柵源電壓，從而可以用寬長(zhǎng)比較小的輸出級(jí)晶體管來(lái)實(shí)現(xiàn)大的驅(qū)動(dòng)電流。實(shí)施例一一種用于AMOLED列驅(qū)動(dòng)電路的輸出緩沖器，包括：偏置電路1、軌到軌輸入級(jí)電路2、自舉級(jí)電路3及輸出級(jí)電路4，所述軌到軌輸入級(jí)電路2分別連接所述自舉級(jí)電路3及所述偏置電路1，所述自舉級(jí)電路3連接所述輸出級(jí)電路4。所述軌到軌輸入級(jí)電路2，用于對(duì)正向輸入信號(hào)和反相輸入信號(hào)之差進(jìn)行放大；所述自舉級(jí)電路3，用于將輸出級(jí)電路4的控制電壓升高到高于電源電壓VDD或降低到低于地電壓VSS；所述輸出級(jí)電路4，用于對(duì)輸出負(fù)載進(jìn)行驅(qū)動(dòng)；所述偏置電路1，用于為軌到軌輸入級(jí)電路2提供偏置電壓。如圖3所示，本實(shí)施例中，所述軌到軌輸入級(jí)電路2包括第一晶體管M1～第十四晶體管M14。具體的，所述第一晶體管M1的源極連接第七晶體管M7的源極且其公共端連接電源電壓VDD、柵極連接偏置電路1；所述第二晶體管M2的源極連接第三晶體管M3的源極且其公共端連接第一晶體管M1的漏極、漏極分別連接第十一晶體管M11的源極及第十三晶體管M13的漏極且其公共端連接第十三晶體管M13與第十四晶體管M14連接形成的公共端、柵極連接第四晶體管M4的柵極且其公共端形成正向輸入端VP；所述第三晶體管M3的漏極連接第十二晶體管M12的源極且其公共端連接第十四晶體管M14的漏極且其公共端連接自舉級(jí)電路3中的第十六晶體管M16的柵極與第十八晶體管M18的柵極連接形成的公共端、柵極形成第一反方向輸入端VN1；所述第四晶體管M4的源極連接第五晶體管M5的源極且其公共端連接第六晶體管M6的漏極、漏極分別連接第七晶體管M7的漏極及第九晶體管M9的源極且其公共端連接第七晶體管M7的柵極與第八晶體管M8的柵極連接形成的公共端；所述第五晶體管M5的漏極分別連接第八晶體管M8的漏極及第十晶體管M10的源極且其公共端連接自舉級(jí)電路3中的第十五晶體管M15的柵極與第十七晶體管M17的柵極連接形成的公共端、柵極形成第二反方向輸入端VN2；所述第六晶體管M6的源極連接第十三晶體管M13的源極且其公共端連接地電壓VSS、柵極連接偏置電路1；所述第八晶體管M8的源極連接電源電壓VDD；所述第九晶體管M9的漏極連接第十一晶體管M11的漏極且其第一公共端連接第九晶體管M9的柵極與第十晶體管M10的柵極連接形成的公共端，第二公共端連接第十一晶體管M11與第十二晶體管M12連接形成的公共端；所述第十晶體管M10的漏極連接第十二晶體管M12的漏極；所述第十四晶體管M14的源極連接地電壓VSS。本實(shí)施例中，所述自舉級(jí)電路3包括由第十五晶體管M15～第十八晶體管M18組成的兩個(gè)電流比較器電路，由第十九晶體管M19～第二十二晶體管M20組成的兩個(gè)電壓比較器電路，第二十三開(kāi)關(guān)晶體管M23～第二十八開(kāi)關(guān)晶體管M28，第一自舉電容C1及第二自舉電容C2。其中，第一自舉電容C1及第二自舉電容C2的第一端為上極板，第二端為下極板。具體的，所述第十五晶體管M15的源極連接電源電壓VDD、漏極連接所述第十六晶體管M16的漏極且其第一公共端分別連接第二十三開(kāi)關(guān)晶體管M23的柵極及第一自舉電容C1的第二端，第二公共端連接所述第十九晶體管M19的柵極與所述第二十晶體管M20的柵極連接形成的公共端、柵極連接第十七晶體管M17的柵極且其公共端連接軌到軌輸入級(jí)電路2；所述第十六晶體管M16的源極連接地電壓VSS、柵極連接第十八晶體管M18的柵極且其公共端連接軌到軌輸入級(jí)電路2；所述第十七晶體管M17的源極連接電源電壓VDD、漏極連接所述第十八晶體管M18的漏極且其第一公共端連接所述第二十一晶體管M21的柵極與所述第二十二晶體管M22的柵極連接形成的公共端，第二公共端分別連接第二十四開(kāi)關(guān)晶體管M24的柵極及第二自舉電容C2的第一端；所述第十八晶體管M18的源極連接地電壓VSS；所述第十九晶體管M19的漏極連接第二十晶體管M20的漏極且其公共端連接第二十五開(kāi)關(guān)晶體管M25的柵極且其公共端連接第二十八開(kāi)關(guān)晶體管M28的柵極、源極連接電源電壓VDD；所述第二十晶體管M20的源極連接地電壓VSS；所述第二十一晶體管M21的源極連接電源電壓VDD、漏極連接第二十二晶體管M22的漏極且其公共端連接第二十六開(kāi)關(guān)晶體管M26的柵極且其公共端連接第二十七開(kāi)關(guān)晶體管M27的柵極；所述第二十二晶體管M22的源極連接地電壓VSS；所述第二十三開(kāi)關(guān)晶體管M23的源極分別連接第一自舉電容的第一端及第二十五開(kāi)關(guān)晶體管M25的源極、漏極連接電源電壓VDD；所述第二十四開(kāi)關(guān)晶體管M24的源極分別連接第二自舉電容C2的第二端及第二十六開(kāi)關(guān)晶體管的源極、漏極連接地電壓VSS；所述第二十五開(kāi)關(guān)晶體管M25的漏極連接第二十八開(kāi)關(guān)晶體管M28的漏極且其公共端連接輸出級(jí)電路4的第三十晶體管M30的柵極；所述第二十六開(kāi)關(guān)晶體管M26的漏極連接第二十七開(kāi)關(guān)晶體管M27的漏極且其公共端連接輸出級(jí)電路4的第二十九晶體管M29的柵極；所述第二十七開(kāi)關(guān)晶體管M27的源極分別連接電源電壓VDD及輸出級(jí)電路4的第二十九晶體管M29的源極；所述第二十八開(kāi)關(guān)晶體管M28的源極分別連接地電壓VSS及輸出級(jí)電路4的第三十晶體管M30的源極。本實(shí)施例中，所述輸出級(jí)電路4為由第二十九晶體管M29和第三十晶體管M30組成的ClassB輸出級(jí)電路4。所述第二十九晶體管M29的源極連接自舉級(jí)電路3及電源電壓VDD、漏極連接第三十晶體管M30的漏極且公共端形成輸出級(jí)電路4的輸出端、柵極連接自舉級(jí)電路3；所述第三十晶體管M30的源極連接自舉級(jí)電路3及地電壓VSS、柵極連接自舉級(jí)電路3。本實(shí)施例中，還包括偏置電路1，用于為軌到軌輸入級(jí)電路中的第一晶體管M1及第六晶體管M6提供偏置電壓。所述偏置電路1包括第三十一晶體管M31，第三十二晶體管M32，第三十三晶體管M33及第三十四晶體管M34。具體的，所述第三十一晶體管M31的源極連接電源電壓VDD、漏極連接第三十二晶體管M32的源極且其公共端連接第三十一晶體管M31的柵極且其公共端連接軌到軌輸入級(jí)電路2的第一晶體管M1的柵極；所述第三十二晶體管M32的漏極連接第三十三晶體管M33的漏極且其公共端連接所述第三十二晶體管M32的柵極與所述第三十三晶體管M33的柵極連接形成的公共端；所述第三十三晶體管M33的源極連接第三十四晶體管M34的漏極且其公共端連接第三十四晶體管M34的柵極且其公共端連接軌道軌輸入級(jí)電路的第十六晶體管M36的柵極；所述第三十四晶體管M34的源極連接地電壓VSS。本實(shí)施例中，還包括補(bǔ)償電阻RC和負(fù)載電容CL，用于引入左半邊零點(diǎn)對(duì)運(yùn)算放大器進(jìn)行頻率補(bǔ)償，所述補(bǔ)償電阻RC的一端連接所述輸出級(jí)電路4的輸出端、另一端分別連接輸出信號(hào)Vout及負(fù)載電容CL的一端，所述負(fù)載電容CL的另一端連接地電壓VSS。本實(shí)施例中，所述軌到軌輸入級(jí)電路2中的晶體管的長(zhǎng)寬比包括如下關(guān)系：(WL)2=(WL)3,(WL)4=(WL)5,(WL)7=(WL)8,(WL)9=(WL)10,(WL)11=(WL)12,(WL)13=(WL)14.]]>其中，為第二晶體管的寬長(zhǎng)比，為第三晶體管的寬長(zhǎng)比，為第四晶體管的寬長(zhǎng)比，為第五晶體管的寬長(zhǎng)比，為第七晶體管的寬長(zhǎng)比，為第八晶體管的寬長(zhǎng)比，為第九晶體管的寬長(zhǎng)比，為第十晶體管的寬長(zhǎng)比，為第十一晶體管的寬長(zhǎng)比，為第十二晶體管的寬長(zhǎng)比，為第十三晶體管的寬長(zhǎng)比，為第十四晶體管的寬長(zhǎng)比。本實(shí)施例中，所述自舉級(jí)電路3中的晶體管的長(zhǎng)寬比包括如下關(guān)系：(W/L)16(W/L)14>(W/L)15(W/L)8,(W/L)18(W/L)14<(W/L)17(W/L)8.]]>其中，(W/L)16為第十六晶體管的寬長(zhǎng)比，(W/L)14為第十四晶體管的寬長(zhǎng)比，(W/L)15為第十五晶體管的寬長(zhǎng)比，(W/L)8為第八晶體管的寬長(zhǎng)比，(W/L)18為第十八晶體管的寬長(zhǎng)比，(W/L)17為第十七晶體管的寬長(zhǎng)比。本實(shí)施例中的所述第一晶體管M1～第三晶體管M3、第七晶體管M7～第十晶體管M10、第十五晶體管M15～第二十一晶體管M21、第二十三開(kāi)關(guān)晶體管M23、第二十五開(kāi)關(guān)晶體管M25、第二十七開(kāi)關(guān)晶體管M27、第二十九晶體管M29、第三十一晶體管M31及第三十二晶體管M32為NMOS晶體管；所述第四晶體管M4～第六晶體管M6、第十一晶體管M11～第十四晶體管M14、第十六晶體管M16～第二十二晶體管M22、第二十四開(kāi)關(guān)晶體管M24、第二十六開(kāi)關(guān)晶體管M26、第二十八開(kāi)關(guān)晶體管M28、第三十三晶體管M33及第三十四晶體管M34為晶體管為PMOS晶體管。實(shí)施例二根據(jù)實(shí)施例一，本實(shí)施例二如圖3所示，本實(shí)施例中的軌到軌輸入級(jí)電路2的反相輸入端VN與輸出緩沖器輸出信號(hào)Vout連接在一起，軌到軌輸入級(jí)電路2的正相輸入端VP與輸出緩沖器的輸入信號(hào)VIN連接在一起，組成單位增益緩沖器結(jié)構(gòu)。因此，可以將信號(hào)簡(jiǎn)化為輸入信號(hào)VIN(VIN＝VP)，輸出信號(hào)VOUT(VOUT＝VN)。根據(jù)輸入信號(hào)VIN和輸出信號(hào)VOUT的關(guān)系，我們將所提出電路分為以下工作狀態(tài)。(1)當(dāng)輸入信號(hào)VIN等于輸出信號(hào)VOUT(靜態(tài)，VIN＝VOUT)時(shí)，第十五晶體管進(jìn)入飽和區(qū)，第十六晶體管進(jìn)入線性區(qū)，第十七晶體管進(jìn)入線性區(qū)，第十八晶體管進(jìn)入飽和區(qū)。具體的，此時(shí)流過(guò)第七晶體管M7到第十三晶體管M13的第一支路電流與流過(guò)第八晶體管M8到第十四晶體管M14的第二支路電流相等。由于第十五晶體管M15和第十六晶體管M16之間無(wú)其他支路電流，因此流過(guò)第十五晶體管M15的電流I15等于流過(guò)第十六晶體管M16的電流I16，即I15＝I16。當(dāng)輸入信號(hào)等于輸出信號(hào)(靜態(tài)，VIN＝VOUT)時(shí)，此時(shí)流過(guò)M8的電流等于流過(guò)M14的電流，由于若M15和M16都處于飽和區(qū)，則有I15<I16，這與I15＝I16的關(guān)系相矛盾；若M15處于線性區(qū)，M16處于飽和區(qū)，仍有I15<I16，同樣與I15＝I16的關(guān)系相矛盾。因此只有當(dāng)M15處于飽和區(qū)，而M16處于線性區(qū)才滿足I15＝I16的條件。由于M16處于線性區(qū)，導(dǎo)致M16漏極電壓降低，接近地電壓VSS。同理，由于使得M17進(jìn)入線性區(qū)，M18進(jìn)入飽和區(qū)，導(dǎo)致M17的漏極電壓升高，接近電源電壓VDD。此時(shí)，自舉級(jí)電路3和ClassB輸出級(jí)電路4的狀態(tài)如圖4所示，其中字母H標(biāo)注的線表示處于高電平線路，字母L標(biāo)注的表示處于低電平線路(字母標(biāo)注在對(duì)應(yīng)線的左邊或上方)。具體的，所述高電平線路包括所述第十七晶體管M17的漏極連接所述第十八晶體管M18的漏極且其第一公共端連接所述第二十一晶體管M21的柵極與所述第二十二晶體管M22的柵極連接形成的公共端，第二公共端分別連接第二十四開(kāi)關(guān)晶體管M24的柵極及第二自舉電容C2的第一端；所述第十九晶體管M19的漏極連接第二十晶體管M20的漏極且其公共端連接第二十五開(kāi)關(guān)晶體管M25的柵極且其公共端連接第二十八開(kāi)關(guān)晶體管M28的柵極；所述第二十三開(kāi)關(guān)晶體管M23的源極連接第二十五開(kāi)關(guān)晶體管M25的源極且其公共端連接第一自舉電容C1的第一端；所述第二十六開(kāi)關(guān)晶體管M26的漏極連接所述第二十七開(kāi)關(guān)晶體管M27的漏極且其公共端連接第二十九晶體管M29的柵極；所述第二十七開(kāi)關(guān)晶體管M27的源極連接所述電源電壓VDD與所述第二十九晶體管連接形成的公共端。具體的，所述低電平線路包括所述第十五晶體管M15的漏極連接所述第十六晶體管M16的漏極且其第一公共端分別連接第二十三開(kāi)關(guān)晶體管M23的柵極及第一自舉電容C1的第二端，第二公共端連接所述第十九晶體管M19的柵極與所述第二十晶體管M20的柵極連接形成的公共端；所述第二十一晶體管M21的漏極連接第所述第二十二晶體管M22的漏極且其公共端連接第二十六開(kāi)關(guān)晶體管M26的柵極且其公共端連接第二十七開(kāi)關(guān)晶體管M27的柵極；所述第二十六開(kāi)關(guān)晶體管M26的源極連接第二十四開(kāi)關(guān)晶體管M24的源極且其公共端連接第二自舉電容C2的第二端；所述第二十五開(kāi)關(guān)晶體管M25的漏極連接第二十八開(kāi)關(guān)晶體管M28的漏極且其公共端連接第三十晶體管M30的柵極。其中，第一自舉電容C1及第二自舉電容C2的第一端為上極板，第二端為下極板。從圖4中可以看到，第二十三開(kāi)關(guān)晶體管M23的柵極為低電平，因此第二十三開(kāi)關(guān)晶體管M23導(dǎo)通，將第一自舉電容C1的第一端充電到電源電壓VDD，而第一自舉電容C1的下級(jí)板與處于低電平的第十六晶體管M16的漏極相連，此時(shí)第一自舉電容C1上第二端電壓差約為電源電壓VDD，第二十七開(kāi)關(guān)晶體管M27的柵極處于低電平，因此第二十七開(kāi)關(guān)晶體管M27導(dǎo)通，將第二十九晶體管M29的柵極拉到高電平電源電壓VDD，使得第二十九晶體管M29截止；同理，第二自舉電容C2上第二端中電壓差約為電源電壓VDD，第二十八開(kāi)關(guān)晶體管M28導(dǎo)通，將第三十晶體管M30的柵極拉到低電平地電壓VSS，使得第三十晶體管M30截止。綜上所述，當(dāng)輸入信號(hào)等于輸出信號(hào)時(shí)，第一自舉電容C1和第二自舉電容C2上第二端電壓差均為電源電壓VDD，ClassB輸出級(jí)電路4中的第二十九晶體管M29和第三十晶體管M30均處于截止?fàn)顟B(tài)，因此輸出級(jí)電路不存在靜態(tài)電流，同時(shí)第十九晶體管M19到第二十八晶體管M28均不存在靜態(tài)電流。(2)當(dāng)輸入信號(hào)大于輸出信號(hào)(正向階躍信號(hào)，VIN>VOUT)時(shí)，第十五晶體管M15進(jìn)入飽和區(qū)，第十六晶體管M16進(jìn)入線性區(qū)，第十七晶體管M17進(jìn)入線性區(qū)，第十八晶體管M18進(jìn)入飽和區(qū)。具體的，當(dāng)輸入信號(hào)大于輸出信號(hào)(正向階躍信號(hào)，VIN>VOUT)時(shí)，此時(shí)流過(guò)第八晶體管M8的電流小于流過(guò)第十四晶體管M14的電流，由于第十五晶體管M15和第十六晶體管M16之間無(wú)其他電流支路，流過(guò)第十五晶體管MM15的電流I15等于流過(guò)第十六晶體管M16的電流I16。由于若第十五晶體管M15和第十六晶體管M16都處于飽和區(qū)，則有I15<I16，這與I15＝I16的關(guān)系相矛盾，若第十五晶體管M15處于線性區(qū)，第十六晶體管M16處于飽和區(qū)，仍有I15<I16，同樣與I15＝I16的關(guān)系相矛盾，因此只有第十五晶體管M15處于飽和區(qū)，而第十六晶體管M16處于線性區(qū)才滿足I15＝I16的條件。由于第十六晶體管M16處于線性區(qū)，導(dǎo)致第十六晶體管M16漏極電壓降低，接近地電壓VSS。對(duì)于第十七晶體管M17和第十八晶體管M18，通過(guò)調(diào)整合適的和(此時(shí)仍然小于)，使得第十八晶體管M18進(jìn)入線性區(qū)，而第十七晶體管M17進(jìn)入飽和區(qū)，第十八晶體管M18的漏極拉低到接近地電壓VSS。此時(shí)，自舉級(jí)電路3和ClassB輸出級(jí)電路4的狀態(tài)如圖5所示，其中字母H標(biāo)注的線表示處于高電平的線路，字母L標(biāo)注的線表示處于低電平的線路(字母標(biāo)注在對(duì)應(yīng)線的左邊或上方)。具體的，所述高電平線路包括所述第十九晶體管M19的漏極連接第二十晶體管M20的漏極且其公共端連接第二十五開(kāi)關(guān)晶體管M25的柵極且其公共端連接第二十八開(kāi)關(guān)晶體管M28的柵極；所述第二十一晶體管M21的漏極連接第二十二晶體管M22的漏極且其公共端連接第二十六開(kāi)關(guān)晶體管M26的柵極且其公共端連接第二十七開(kāi)關(guān)晶體管M27的柵極；所述第二十五開(kāi)關(guān)晶體管M25的源極連接所述第二十三開(kāi)關(guān)晶體管M23的源極且其公共端連接第一自舉電容C1的第一端；所述第二十七開(kāi)關(guān)晶體管M27的源極連接所述電源電壓VDD與所述第二十九晶體管M29連接形成的公共端。具體的，所述低電平線路包括所述第十五晶體管M15的漏極連接所述第十六晶體管M16的漏極且其第一公共端分別連接第二十三開(kāi)關(guān)晶體管M23的柵極及第一自舉電容C1的第二端，第二公共端連接所述第十九晶體管M19的柵極與所述第二十晶體管M20的柵極連接形成的公共端；所述第十七晶體管M17的漏極連接所述第十八晶體管M18的漏極且其第一公共端連接所述第二十一晶體管M21的柵極與所述第二十二晶體管M22的柵極連接形成的公共端，第二公共端分別連接第二十四開(kāi)關(guān)晶體管M24的柵極及第二自舉電容C2的第一端；所述第二十五開(kāi)關(guān)晶體管M25的漏極連接第二十八開(kāi)關(guān)晶體管M28的漏極且其公共端連接第三十晶體管M30的柵極；所述第二十六開(kāi)關(guān)晶體管M26的源極連接第二十四開(kāi)關(guān)晶體管M24的源極且其公共端連接第二自舉電容C2的第二端、漏極連接所述第二十七開(kāi)關(guān)晶體管M27的漏極且其公共端連接第二十九晶體管M29的柵極。其中，第一自舉電容C1及第二自舉電容C2的第一端為上極板，第二端為下極板。根據(jù)圖5可知，第二十四開(kāi)關(guān)晶體管M24的柵極變?yōu)榈碗娖剑虼说诙拈_(kāi)關(guān)晶體管M24截止，第二自舉電容C2的下級(jí)板浮空，第一端由電源電壓VDD變?yōu)榈仉妷篤SS，由于穩(wěn)態(tài)時(shí)，第二自舉電容C2上第二端電壓差為電源電壓VDD，因此第二自舉電容C2下級(jí)板電位此時(shí)由VSS變?yōu)?VDD，第二十六開(kāi)關(guān)晶體管M26柵極為高電平，第二十六開(kāi)關(guān)晶體管M26被打開(kāi)，將第二自舉電容C2下級(jí)板負(fù)電源電壓-VSS加載第二十九晶體管M29的柵極上，此時(shí)第二十九晶體管M29打開(kāi)并對(duì)輸出端進(jìn)行充電，第二十九晶體管M29柵源電壓為-2VDD。對(duì)于第二十三開(kāi)關(guān)晶體管M23、第二十五開(kāi)關(guān)晶體管M25、第二十八開(kāi)關(guān)晶體管M28和第三十晶體管M30來(lái)說(shuō)，其狀態(tài)與穩(wěn)定時(shí)狀態(tài)相同，第三十晶體管M30截止，輸出端不存在放電回路。(3)當(dāng)輸入信號(hào)小于輸出信號(hào)(負(fù)向階躍信號(hào)，VIN<VOUT)時(shí)，第十五晶體管M15進(jìn)入線性區(qū)，第十六晶體管M16進(jìn)入飽和區(qū)，第十七晶體管M17進(jìn)入線性區(qū)，第十八晶體管M18進(jìn)入飽和區(qū)。具體的，此時(shí)流過(guò)第八晶體管M8的電流大于流過(guò)第十四晶體管M14的電流，由于第十五晶體管M15和第十六晶體管M16之間無(wú)其他電流支路，流過(guò)第十五晶體管M15的電流I15等于流過(guò)第十六晶體管M16的電流I16。通過(guò)調(diào)整合適的和(此時(shí)仍然小于)，第十五晶體管M15由飽和區(qū)進(jìn)入線性區(qū)，第十六晶體管M16由線性區(qū)進(jìn)入飽和區(qū)，第十六晶體管M16的漏極被拉高到接近電源電壓VDD的電位，而第十七晶體管M17和第十八晶體管M18的狀態(tài)保持與靜態(tài)時(shí)相同，即第十七晶體管M17處于線性區(qū)，第十八晶體管M18處于飽和區(qū)，第十八晶體管M18的漏極被拉高到接近電源電壓VDD的電位。此時(shí)，自舉級(jí)電路3和ClassB輸出級(jí)電路4的狀態(tài)如圖6所示，其中字母H標(biāo)注的線表示處于高電平的線路，字母L標(biāo)注的線表示處于低電平的線路(字母標(biāo)注在對(duì)應(yīng)線的左邊或上方)。具體的，所述高電平線路包括所述第十五晶體管M15的漏極連接所述第十六晶體管M16的漏極且其第一公共端分別連接第二十三開(kāi)關(guān)晶體管M23的柵極及第一自舉電容C1的第二端，第二公共端連接所述第十九晶體管M19的柵極與所述第二十晶體管M20的柵極連接形成的公共端；所述第十七晶體管M17的漏極連接所述第十八晶體管M18的漏極且其第一公共端連接所述第二十一晶體管M21的柵極與所述第二十二晶體管M22的柵極連接形成的公共端，第二公共端分別連接第二十四開(kāi)關(guān)晶體管M24的柵極及第二自舉電容C2的第一端；所述第二十五開(kāi)關(guān)晶體管M25的源極連接所述第二十三開(kāi)關(guān)晶體管M23的源極且其公共端連接第一自舉電容C1的第一端、漏極連接第二十八開(kāi)關(guān)晶體管M28的漏極且其公共端連接第三十晶體管M30的柵極；所述第二十六開(kāi)關(guān)晶體管M26的漏極連接所述第二十七開(kāi)關(guān)晶體管M27的漏極且其公共端連接第二十九晶體管M29的柵極；所述第二十七開(kāi)關(guān)晶體管M27的源極連接電源電壓VDD與第二十九晶體管的源極連接形成的公共端。具體的，所述低電平線路包括所述第十九晶體管M19的漏極連接第二十晶體管M20的漏極且其公共端連接第二十五開(kāi)關(guān)晶體管M25的柵極且其公共端連接第二十八開(kāi)關(guān)晶體管M28的柵極；所述第二十一晶體管M21的源極連接第二十二晶體管M22的源極且其公共端連接第二十六開(kāi)關(guān)晶體管M26的柵極且其公共端連接第二十七開(kāi)關(guān)晶體管M27的柵極；所述第二十四開(kāi)關(guān)晶體管M24的源極連接第所述第二十六開(kāi)關(guān)晶體管M26的源極且其公共端連接第二自舉電容C2的第二端。其中，第一自舉電容C1及第二自舉電容C2的第一端為上極板，第二端為下極板。根據(jù)圖6可知，第二十三開(kāi)關(guān)晶體管M23的柵極變?yōu)楦唠娖?，因此第二十三開(kāi)關(guān)晶體管M23截止，第一自舉電容C1上級(jí)板浮空，第二端由VSS變?yōu)閂DD，由于穩(wěn)態(tài)時(shí)，第一自舉電容C1上第二端電壓差為VDD，因此第二自舉電容C2上級(jí)板電位此時(shí)由VDD變?yōu)?VDD，第二十五開(kāi)關(guān)晶體管M25柵極為低電平，第二十五開(kāi)關(guān)晶體管M25被打開(kāi)，將第一自舉電容C1下級(jí)板電壓2VDD加載第三十晶體管M30的柵極上，此時(shí)第三十晶體管M30打開(kāi)并對(duì)輸出端進(jìn)行放電，M30柵源電壓為2VDD。對(duì)于第二十四開(kāi)關(guān)晶體管M24、第二十六開(kāi)關(guān)晶體管M26、第二十七開(kāi)關(guān)晶體管M27和第二十晶體管M20來(lái)說(shuō)，其狀態(tài)與穩(wěn)定時(shí)狀態(tài)相同，第二十九晶體管M29截止，輸出端不存在充電回路。綜上所述，本發(fā)明通過(guò)提高輸出級(jí)晶體管的最大柵源電壓，從而可以用寬長(zhǎng)比較小的輸出級(jí)晶體管來(lái)實(shí)現(xiàn)大的驅(qū)動(dòng)電流。與現(xiàn)有技術(shù)相比，本發(fā)明具有靜態(tài)電流小的優(yōu)點(diǎn)，同時(shí)由于充放電時(shí)輸出管的柵源電壓接近兩倍的電源電壓，因此本發(fā)明可以在輸出管尺寸相同的條件下提供更大的充放電電流，可以驅(qū)動(dòng)更大的負(fù)載電容。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。上述實(shí)施例僅例示性說(shuō)明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬
技術(shù)領(lǐng)域：
中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。當(dāng)前第1頁(yè)1 2 3