專利名稱：電平轉(zhuǎn)換器與相關(guān)的輸入/輸出緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種半導(dǎo)體裝置，特別有關(guān)于一種電平轉(zhuǎn)換器。
背景技術(shù)：
進階的系統(tǒng)電路板可接收一核心電源電壓(例如約l.OV)用以供電至集成 電路的一核心電路，以及一輸入/輸出電源電壓(例如約3.3V)用以供電至集成 電路的多個驅(qū)動器(例如輸入緩沖器、輸出緩沖器或預(yù)驅(qū)動器)或其它。在這些 系統(tǒng)中，電平轉(zhuǎn)換器通常由核心電源電壓與輸入/輸出電源電壓供電，以便將 信號由核心電源電壓電平的信號調(diào)整至輸入/輸出電源電壓電平的信號。

發(fā)明內(nèi)容
在電源啟動周期(power-up)中，當(dāng)輸入/輸出電源電壓在核心電源電壓之前 備妥(ready)時，輸出信號OUT一IO與OUTB—10的邏輯電平會處于未知狀態(tài)。 此狀況將可能導(dǎo)致數(shù)據(jù)沖突(data contention)或誤動作，而產(chǎn)生無法恢復(fù)的損害 或燒毀。有鑒于此，本發(fā)明提供一種電平轉(zhuǎn)換器及一種輸入/輸出緩沖器，能 夠在電源啟動周期中，設(shè)定輸出信號的邏輯電平為一既定已知狀態(tài)。
本發(fā)明提供一種電平轉(zhuǎn)換器，包括一第一邏輯單元，由一輸入/輸出電源 電壓供電，用以接收具有一核心電源電壓的輸入信號，并且第一邏輯單元包 括第一、第二輸出端；以及一第一驅(qū)動器，耦合至第一輸出端，用以在電源 啟動周期中核心電源電壓尚未備妥時，通過交流耦合使得第一輸出端上的電 壓電平(voltage level)追隨輸入/輸出電源電壓變動。
本發(fā)明還提供一種電平轉(zhuǎn)換器，包括一第一邏輯單元，由一輸入/輸出電 源電壓供電，用以接收具有一核心電源電壓的輸入信號，并且第一邏輯單元包括第一、第二輸出端；以及一第一驅(qū)動器，耦合至第一輸出端，用以在電 源啟動周期中核心電源電壓尚未備妥時，拉低第一輸出端的電壓電平。
本發(fā)明還提供一種電平轉(zhuǎn)換器，包括一第一邏輯單元，由一第一電源電 壓供電，第一邏輯單元具有一第二電源電壓的輸入信號并且包括第一、第二 輸出端；以及第一、第二驅(qū)動器，分別耦合于第一輸出端與第一電源電壓之 間以及第二輸出端與第二電源電壓之間，其中在電源啟動周期中第一或第二 電源電壓中之一尚未備妥時，第一驅(qū)動器通過交流耦合使得第一輸出端上的 電壓電平追隨第一電源電壓變化，而第二驅(qū)動器拉低第二輸出端的電壓電平 或維持第二輸出端的電壓電平。
本發(fā)明還提供一種輸入/輸出緩沖器，包括多個前述電平轉(zhuǎn)換器；以及多 個驅(qū)動單元，耦合于電平轉(zhuǎn)換器與一接合墊之間，用以在電源啟動周期中， 根據(jù)電平轉(zhuǎn)換器中第一或第二輸出端上的電壓，將接合墊上的一邏輯狀態(tài)選 擇性地設(shè)定為多個既定邏輯狀態(tài)中之一。
利用本發(fā)明能夠在電源啟動周期中，設(shè)定輸出信號的邏輯電乎為一既定 已知狀態(tài)，可避免數(shù)據(jù)沖突或誤動作而產(chǎn)生無法恢復(fù)的損害或燒毀。


圖1為輸出緩沖器的一實施方式。 圖2為電平轉(zhuǎn)換器的一實施方式。
圖3表示應(yīng)用于圖2中輸入/輸出電源電壓與核心電源電壓間的關(guān)系。
圖4為電平轉(zhuǎn)換器的另一實施方式。
圖5為電平轉(zhuǎn)換器的另一實施方式。
圖6為電平轉(zhuǎn)換器的另一實施方式。
圖7為電平轉(zhuǎn)換器的另一實施方式。
圖8為電平轉(zhuǎn)換器的另一實施方式。
圖9為電平轉(zhuǎn)換器的另一實施方式。圖IOA為電阻性組件的一實施方式。
圖10B為電阻性組件的另一實施方式。 圖IOC為電阻性組件的另一實施方式。 圖IOD為電阻性組件的另一實施方式。
圖11為電平轉(zhuǎn)換器的另一實施方式。
圖12為電平轉(zhuǎn)換器的另一實施方式。
圖13為電平轉(zhuǎn)換器的另一實施方式。
圖14為電平轉(zhuǎn)換器的另一實施方式。
圖15為電平轉(zhuǎn)換器的另一實施方式。
圖16為電平轉(zhuǎn)換器的另一實施方式。
圖17為輸入/輸出緩沖的一實施方式。
圖18為拉升驅(qū)動器與拉低驅(qū)動器的一實施方式。
圖19A為弱化拉升電阻的一實施方式。
圖19B為弱化拉升電阻的另一實施方式。
圖20A為弱化拉低電阻的一實施方式。
圖20B圖為弱化拉低電阻的另一實施方式。
圖21用以表示電平轉(zhuǎn)換器的輸出信號的邏輯狀態(tài)與驅(qū)動信號間的關(guān)系。
圖22為電子系統(tǒng)的一實施方式。
附圖標(biāo)號
10:核心單元； 12:鎖存器；
14:差分對； 16:第二邏輯單元；
18:第一邏輯單元；
20、 20〃 、 21、 21A 21L:電平轉(zhuǎn)換器；
23:第一驅(qū)動器； 25:第二驅(qū)動器；
30、 30":拉升驅(qū)動器；40、 40〃 :拉低驅(qū)動器；
50:接合墊； 60:開關(guān)組件；62、 62A 62D:電阻性組件； 70:啟動復(fù)位電路； 80、 80A-80B:弱化拉升電阻； 90、卯A 90B:弱化拉低電阻；
100:輸出緩沖器； 200:輸入/輸出緩沖器；
300:電子系統(tǒng)； 310、 320:半導(dǎo)體裝置；
VDDJO:輸入/輸出電源電壓； VDD—CORE:核心電源電壓；
GND:接地電壓； INV0、 INV1、 INV2:反相器；
Nl、 N2:節(jié)點； INB—CORE:反相信號； IN—CORE:輸入信號；Cl、 C2:電容； Cgd:寄生電容； ORG:或門；
NG1:與門； R2 R3:電阻；
BTA1 BTAN、 BTB:雙極型晶體管； OUT—IO、 OUTB—IO:輸出信號； PJ、 OE、 SN、 SR、 WPUJ、 WPD:控制信號； PJ—HV、 OE_HV、 SN—HV、 WPUJ—HV、 WPD—HV:驅(qū)動信號； MP0 MP2、 MPA0 MPAN、 MP0"、 MOPl MOP2: PMOS晶體管； 畫0 畫5、 MNB、麗A1 MNAN、畫0"、畫l 〃 、畫Z1 MNZ2、 M0N1、 MON2: NMOS晶體管。
具體實施例方式
為了讓本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉 較佳實施方式，并配合附圖，作詳細說明如下-
圖1顯示一輸出緩沖器的一實施方式。如圖所示，輸出緩沖器100包括 一核心單元10由一核心電源電壓VDD CORE供電、多個電平轉(zhuǎn)換器20由核心電源電壓VDD一CORE與一輸入/輸出電源電壓VDD—10供電、 一拉升 (pull-up)驅(qū)動器30由輸入/輸出電源電壓VDD—IO供電以及一拉低(pull-down) 驅(qū)動器40耦合至一接地電壓GND。舉例而言，核心單元10用以根據(jù)一輸出 使能信號產(chǎn)生控制信號PJ、 OE與SN，并將數(shù)據(jù)(圖中未顯示)輸出至電平轉(zhuǎn) 換器20。電平轉(zhuǎn)換器20用以調(diào)整控制信號PJ、 OE與SN的電平，以產(chǎn)生信 號PJ—HV、 OE_HV與SN_HV。拉升驅(qū)動器30與拉低驅(qū)動器40用以決定一 接合墊50上的邏輯狀態(tài)。舉例而言，根據(jù)來自電平轉(zhuǎn)換器20的輸出信號 PJ_HV、 OE一HV與SN—HV，接合墊50會被拉升驅(qū)動器30拉高至輸入/輸出 電源電壓VDD—10或是被拉低驅(qū)動器40拉低至接地電壓GND。
圖2為一電平轉(zhuǎn)換器的一實施方式。如圖所示，電平轉(zhuǎn)換器21用以根據(jù) 一輸入信號IN—CORE，產(chǎn)生輸出信號OUT—K)與OUTBJO。電平轉(zhuǎn)換器21 包括一第一邏輯單元16由輸入/輸出電源電壓VDD一IO供電，以及一第二邏 輯單元18由核心電源電壓VDD_CORE。舉例而言，第一邏輯單元16包括一 鎖存器12具有交叉耦合的PMOS晶體管MP0與MP1以及一差分對14具有 二 NMOS晶體管MN0與MN1 ，并且第二邏輯單元18包括一反相器INV0。 于某些實施方式中，鎖存器12也可包括兩個交叉耦合的反相器。反相器INV0 由核心電源電壓VDD一CORE供電，用以將輸入信號IN—CORE反相成一反相 信號INB一CORE。當(dāng)輸入信號IN_CORE為高電平時，反相信號INB一CORE 為低電平，NMOS晶體管MN0與MN1會分別被導(dǎo)通與截止。當(dāng)NMOS晶體 管MN0被導(dǎo)通時，PMOS晶體管MPl的柵極會被拉低至接地電壓GND，于 是PMOS晶體管MP1接著會被導(dǎo)通。因此，輸出信號OUT—IO與OUTB_IO 會分別為高電平與低電平。于此情況下，節(jié)點N1與N2可視為用以輸出輸出 信號OUTB—IO與OUT一IO的輸出端。
然而，如圖3中所示，當(dāng)輸入/輸出電源電壓VDD—IO較早備妥(ready)于 核心電源電壓VDD一CORE時，在時間間隔Tl中，根據(jù)核心電源電壓 VDD一CORE所產(chǎn)生的輸入信號IN—CORE是無效的，使得NMOS晶體管MN0與MN1會維持截止，而輸出信號OUT—IO與OUTB—IO則會處于未知狀態(tài)。 當(dāng)來自電平轉(zhuǎn)換器20的輸出信號的邏輯電平在時間間隔Tl中處于未知狀態(tài) 時，接合墊50上的電壓電平亦會處于未知狀態(tài)，其中該輸出信號的邏輯電平 用以控制拉升驅(qū)動器30與拉低驅(qū)動器40。此狀況將可能導(dǎo)致數(shù)據(jù)沖突或誤動 作，而產(chǎn)生無法恢復(fù)的損害或燒毀。
為了避免此狀況，本發(fā)明更提供電平轉(zhuǎn)換器的其它實施方式，能夠在電 源啟動周期中設(shè)定電平轉(zhuǎn)換器的輸出信號的邏輯電平為一既定已知狀態(tài)。
圖4為電平轉(zhuǎn)換器的另一實施方式。如圖所示，電平轉(zhuǎn)換器21A由核心 電源電壓VDD_CORE與輸入/輸出電源電壓VDD—10供電，并且包括交叉耦 合的PMOS晶體管MP0與MP1、 NMOS晶體管MN0與MN1、反相器INV0 以及第一、第二驅(qū)動器23與25。 PMOS晶體管MP0包括一源極耦合至輸入/ 輸出電源電壓VDD_IO、 一漏極耦合至一節(jié)點Nl以及一柵極耦合至一節(jié)點 N2。 PMOS晶體管MP1包括一源極耦合至輸入/輸出電源電壓VDD一10、 一漏 極耦合至節(jié)點N2以及一柵極耦合至節(jié)點Nl。 NMOS晶體管MN0包括一源 極耦合至接地電壓GND、 一漏極耦合至節(jié)點Nl以及一柵極耦合至輸入信號 IN—CORE,舉例而言，輸入信號IN—CORE來自核心單元10。 NMOS晶體管 MN1包括一源極耦合至接地電壓GND、 一漏極耦合至節(jié)點N2以及一柵極。
反相器INV0由核心電源電壓VDD—CORE供電，用以將輸入信號 IN—CORE反相成反相信號INB—CORE,而反相器INV1由輸入/輸出電源電壓 VDD一IO供電，用以將輸出信號OUTB—10反相成輸出信號OUTJO。第一驅(qū) 動器23耦合于輸入/輸出電源電壓VDD一IO與節(jié)點Nl之間，用以在核心電源 電壓VDD_CORE尚未備妥時，使得節(jié)點Nl上的電壓追隨輸入/輸出電源電壓 VDDJK)變動，而第二驅(qū)動器25耦合于接地電壓GND與節(jié)點N2之間，用以 在核心電源電壓VDD_CORE尚未備妥時，將節(jié)點N2上的電壓拉低(或維持)。
于是，即使于電源啟動周期中因為輸入/輸出電源電壓VDD—IO比核心電 源電壓VDD一CORE早備妥，而使得NMOS晶體管MN0與MN1維持截止，但在節(jié)點Nl上的電壓電平會隨著輸入/輸出電源電壓VDD一IO變動，并且節(jié) 點N2上的電壓電平會被變?yōu)榈碗娖?或維持在低電平)。換言之，在核心電源 電壓VDD—CORE尚未備妥時，輸出信號OUTB—10與OUT—IO會分別設(shè)定在 既定的狀態(tài)上。因此，將可避免數(shù)據(jù)沖突、誤動作或無法恢復(fù)的損害或燒毀。 當(dāng)核心電源電壓VDD—CORE備妥時，具有核心電源電壓VDD—CORE的反相 器INV0輸出一反相信號，并恢復(fù)對此電平轉(zhuǎn)換器21A的控制。換言之，此 時NMOS晶體管MN0與MN1由輸入信號INj:ORE與其反相信號INB一CORE 所控制，而與第一、第二驅(qū)動器23與25無關(guān)。于某些實施方式中，第一、 第二驅(qū)動器23與25中之一可以省略。
圖5為電平轉(zhuǎn)換器的另一實施方式。如圖所示，電平轉(zhuǎn)換器21B與圖4 中所示的電平轉(zhuǎn)換器21A相似，其差異在于第一、第二驅(qū)動器23與25分別 通過電容Cl與C2來實現(xiàn)。舉例而言，電容Cl與C2可為變?nèi)萜?varactors)、 金屬_氧化物_金屬(metal-oxide-metal; MOM)電容或金屬-絕緣物-金屬 (metal-insulation-metal; MIM)電容，但不限定于此。在此情況下，通過電容 Cl的交流耦合，節(jié)點Nl上的電壓電平會追隨輸入/輸出電源電壓VDD—IO變 動，而節(jié)點N2上的電壓電平會因為電容C2而維持在低電壓電平。換言之， 當(dāng)電源啟動周期中核心電源電壓VDD—CORE尚未備妥時，輸出信號 OUTB—10與OUT—10會分別設(shè)定在高邏輯電平與低邏輯電平。
圖6為電平轉(zhuǎn)換器的另一實施方式。如圖所示，電平轉(zhuǎn)換器21C與圖4 中所示的電平轉(zhuǎn)換器21A相似，其差異在于第一驅(qū)動器23由PMOS晶體管 MP2以及NMOS晶體管MN2與MN3所實現(xiàn)，而第二驅(qū)動器25由NMOS晶 體管MN4與MN5所實現(xiàn)。PMOS晶體管MP2包括耦合至輸入/輸出電源電 壓VDD—IO的漏極與源極，以及一柵極耦合至節(jié)點Nl，即PMOS晶體管MP2 連接成一電容。NMOS晶體管MN2包括一漏極耦合至節(jié)點N1、 一柵極耦合 至輸入/輸出電源電壓VDDJO以及一源極。NMOS晶體管MN3包括一漏極 耦合NMOS晶體管MN2的源極， 一柵極以及一源極皆耦合至接地電壓GND。在此實施方式中，電平轉(zhuǎn)換器21C也可以只包括第一驅(qū)動器23而不包括第二 驅(qū)動器25。
NMOS晶體管MN4包括一柵極耦合至節(jié)點N2、 一源極以及一漏極皆耦 合至接地電壓GND，即NMOS晶體管MN4連接成一電容。NMOS晶體管 MN5包括一漏極耦合至節(jié)點N2、 一柵極以及一源極皆耦合至接地電壓GND。 換言之，NMOS晶體管MN4與MN5可視為去耦合(decoupling)電容。
由于寄生電容Cgd與Cgb的存在，節(jié)點Nl上的電壓電平會追隨輸入/輸 出電源電壓VDD—10變動，同時節(jié)點N2上的電壓電平會由于去耦合電容(即 NMOS晶體管MN4與MN5)而維持在低邏輯電平。于是，當(dāng)電源啟動周期中 核心電源電壓VDD一CORE尚未備妥時，輸出信號OUTB—10與OUT_IO會分 別被設(shè)定在高邏輯電平與低邏輯電平。在某些實施方式中，第一驅(qū)動器23也 可只包括NMOS晶體管MN2與MN3而不包括PMOS晶體管MP2。在某些 實施方式中，第一驅(qū)動器23也可只包括PMOS晶體管MP2而不包括NMOS 晶體管MN2與MN3。在某些實施方式中，第二驅(qū)動器25也可以包括NMOS 晶體管MN4而不包括NMOS晶體管MN5。在某些實施方式中，第二驅(qū)動器 25也可以包括NMOS晶體管MN5而不包括NMOS晶體管MN4。
圖7為電平轉(zhuǎn)換器的另一實施方式。如圖所示，電平轉(zhuǎn)換器21D與圖4 所示的電平轉(zhuǎn)換器21A相似，其差異在于省略第一驅(qū)動器23，并且第二驅(qū)動 器25由一開關(guān)組件60來實現(xiàn)。開關(guān)組件60耦合于節(jié)點N2與接地電壓GND 之間，并且由一外部的啟動復(fù)位電路70所控制。啟動復(fù)位電路70用以產(chǎn)生 一控制信號SR來控制開關(guān)組件60，使得當(dāng)電源啟動周期中核心電源電壓 VDD一CORE尚未備妥時，節(jié)點N2上的電壓電平可以被拉低至低電壓電平。 當(dāng)節(jié)點N2被開關(guān)組件60拉至低邏輯電平時，PMOS晶體管MPO則會導(dǎo)通， 并且節(jié)點Nl會被拉至輸入/輸出電源電壓VDD_IO。換言之，當(dāng)電源啟動周 期中核心電源電壓VDD—CORE尚未備妥時，輸出信號OUTB_IO與OUT—10 會分別被設(shè)定在高邏輯電平與低邏輯電平。當(dāng)核心電源電壓VDD—CORE備妥時，啟動復(fù)位電路70則會通過控制信 號SR將開關(guān)組件60截止，使得具有核心電源電壓VDD一CORE的反相器INV0 會輸出一反相信號，并恢復(fù)對此電平轉(zhuǎn)換器21D的控制。在某些實施方式中， 開關(guān)組件60可由有源元件(例如MOS晶體管、雙極型晶體管、場效應(yīng)晶體管 或其組合物)來實現(xiàn)。
圖8為電平轉(zhuǎn)換器的另一實施方式。如圖所示，電平轉(zhuǎn)換器21E與圖6 中所示的電平轉(zhuǎn)換器21C相似，其差異在于第二驅(qū)動器25由一開關(guān)組件60 來實現(xiàn)。在電源啟動周期中核心電源電壓VDDj:ORE尚未備妥時，節(jié)點N1 上的電壓電平會由通過MOS晶體管MP2、 MN2或MN3的寄生電容Cgd或 Cgb所導(dǎo)致的交流耦合，而追隨輸入/輸出電源電壓VDD—IO變動，而節(jié)點N2 上的電壓電平會被幵關(guān)組件60拉至低邏輯電平。換言之，當(dāng)電源啟動周期中 核心電源電壓VDD—CORE尚未備妥時，輸出信號OUTB_IO與OUT一IO會分 別被設(shè)定在高邏輯電平與低邏輯電平。當(dāng)核心電源電壓VDD一CORE備妥時， 啟動復(fù)位電路70則會通過控制信號SR將開關(guān)組件60截止，使得具有核心電 源電壓VDD一CORE的反相器INV0會輸出一反相信號，并恢復(fù)對此電平轉(zhuǎn)換 器21E的控制。
圖9為電平轉(zhuǎn)換器的另一實施方式。如圖所示，電平轉(zhuǎn)換器21F與圖6 中所示的電平轉(zhuǎn)換器21C相似，其差異在于第二驅(qū)動器25由一電阻性組件 62所實現(xiàn)，用以慢慢地將節(jié)點N2上的電壓電平拉至低邏輯電平。在電源啟 動周期中核心電源電壓VDD一CORE尚未備妥時，節(jié)點N1上的電壓電平會由 通過MOS晶體管MP2、 MN2或MN3的寄生電容Cgd或Cgb所導(dǎo)致的交流 耦合而追隨輸入/輸出電源電壓VDD一IO變動，同時節(jié)點N2上的電壓電平則 會被電阻性組件62慢慢地拉至低邏輯電平。換言之，在電源啟動周期中核心 電源電壓VDD一CORE尚未備妥時，輸出信號OUTB—10與OUT—10會分別設(shè) 定在髙邏輯電平與低邏輯電平。舉例而言，當(dāng)核心電源電壓VDD—CORE尚未 備妥時，若電阻性組件62具有足夠的電阻值，電阻性組件62則可視為高阻抗(high impedance)。 因此，當(dāng)核心電源電壓VDD—CORE備妥時，具有核心 電源電壓VDD_CORE的反相器INV0會輸出一反相信號，并恢復(fù)對此電平轉(zhuǎn) 換器21F的控制。
圖IOA為電阻性組件的一實施方式。如圖所示，電阻性組件62A耦合于 節(jié)點N2與接地電壓GND之間，并且包括串聯(lián)連接的多個PMOS晶體管 MPA1 MPAN以及一 NMOS晶體管MNB耦合于PMOS晶體管MPA1 MPAN 與接地電壓GND之間。PMOS晶體管MPA1 MPAN中的每一個皆連接成一 二極管，即柵極耦合至其源極。在電源啟動周期中輸入/輸出電源電壓VDD—10 備妥后，NMOS晶體管MNB則會導(dǎo)通，使得節(jié)點N2上的電壓電平會慢慢地 被拉至低邏輯電平。因此，當(dāng)輸入/輸出電源電壓VDD一IO較核心電源電壓 VDD—CORE早備妥時，輸出信號OUTB—10會被第一驅(qū)動器23拉高至高邏輯 電平，而輸出信號OUT一IO會被電阻性組件62A慢慢地拉低至低邏輯電平。
圖IOB為電阻性組件的另一實施方式。如圖所示，電阻性組件62B與圖 10A中所示的電阻性組件62A相似，其差異在于PMOS晶體管MPA1 MPAN 由雙極型晶體管BTA1 BTAN所取代，以及NMOS晶體管MNB由雙極型晶 體管BTB所取代。電阻性組件62B的動作與圖10A中所示的電阻性組件62A 的動作相似，在此不再累述。
圖IOC為電阻性組件的另一實施方式。如圖所示，電阻性組件62C與圖 10A中所示的電阻性組件62A相似，其差異在于PMOS晶體管MPA1 MPA 由NMOS晶體管MNA1 MNAN取代。NMOS晶體管MNA1 MNAN中的每 一個皆連接成一二極管，即柵極耦合至其漏極。電阻性組件62C的動作與圖 10A中所示的電阻性組件62A的動作相似，在此不再累述。
圖IOD為電阻性組件的另一實施方式。如圖所示，電阻性組件62D與圖 10A中所示的電阻性組件62A相似，其差異在于NMOS晶體管MNB耦合于 PMOS晶體管MPA1 MPAN與MPAO之間。電阻性組件62D的動作與圖10A 中所示的電阻性組件62A的動作相似，在此不再累述。
15圖11中所示為電平轉(zhuǎn)換器的另一實施方式。如圖所示，電平轉(zhuǎn)換器21G 與圖6中所示的電平轉(zhuǎn)換器21C相似，其差異在于加入NMOS晶體管MN0〃 與MN1" 。 NMOS晶體管MNO〃包括一漏極耦合至節(jié)點Nl、 一源極耦合至接 地電壓GND以及一柵極耦合至節(jié)點N2。 NMOS晶體管MN1 "包括一漏極耦 合至節(jié)點N2、 一源極耦合至接地電壓GND以及一柵極耦合至節(jié)點Nl。 PMOS 晶體管MP0與MP1以及NMOS晶體管MNO"與MN1〃形成一個由兩個反相 器交叉耦合而成的鎖存器。電平轉(zhuǎn)換器21G的動作與圖6中所示的電平轉(zhuǎn)換器 21C的動作相似，在此不再累述。
圖12與圖13為電平轉(zhuǎn)換器的進一步的實施方式。如圖所示，電平轉(zhuǎn)換 器21H與211分別與圖7以及圖8中所示的電平轉(zhuǎn)換器21D與21E相似，其 差別在于PMOS晶體管MPO與MP1以及NMOS晶體管MNO〃與MN1 〃形 成由兩個反相器交叉耦合的鎖存器。電平轉(zhuǎn)換器21H與211的動作與圖7以 及圖8中所示的電平轉(zhuǎn)換器21D與21E的動作相似，于此不再累述。
因此，圖4至圖9與圖11至圖13中所示的電平轉(zhuǎn)換器在電源啟動周期 中核心電源電壓VDD—CORE尚未備妥時，可設(shè)定其輸出信號的邏輯電平，并 且第一、第二驅(qū)動器在核心電源電壓VDD一CORE與輸入/輸出電源電壓 VDD—10皆備妥時不會影響電平轉(zhuǎn)換器的正常動作。
:圖14為電平轉(zhuǎn)換器的另一實施方式。如圖所示，電平轉(zhuǎn)換器21J與圖4 中所示的電平轉(zhuǎn)換器21A相似，其差異在于第二驅(qū)動器25由第一驅(qū)動器23 所控制。當(dāng)核心電源電壓VDD—CORE尚未備妥時，第一驅(qū)動器23使得節(jié)點 Nl上的電壓追隨輸入/輸出電源電壓VDDjO變動，并使能第二驅(qū)動器25將 節(jié)點N2上的電壓電平拉至低邏輯電平。換言之，在核心電源電壓VDD_CORE 尚未備妥時，輸出信號OUTB—10與OUT—10分別被設(shè)定至高邏輯電平與低邏 輯電平。當(dāng)核心電源電壓VDD一CORE備妥之后，具有核心電源電壓 VDD_CORE的反相器INVO會輸出一反相信號，并恢復(fù)對此電平轉(zhuǎn)換器21J 的控制。換言之，NMOS晶體管MNO與MN1由輸入信號IN一CORE與反相信號INB—CORE所控制，而與第一、第二驅(qū)動器23與25無關(guān)。
圖15為電平轉(zhuǎn)換器的另一實施方式。如圖所示，電平轉(zhuǎn)換器21K與圖 14中所示的電平轉(zhuǎn)換器21J相似，其差異在于第二驅(qū)動器25由一開關(guān)組件251 所實現(xiàn)。舉例而言，開關(guān)組件251由有源元件(例如MOS晶體管、雙極型晶 體管、場效應(yīng)晶體管或其組合物)所實現(xiàn)，但不限定于此。在此狀況下，電源 啟動周期中核心電源電壓VDD—CORE尚未備妥時，第一驅(qū)動器23會使得節(jié) 點Nl上的電壓電平追隨輸入/輸出電源電壓VDD—10變動，并輸出一信號用 以導(dǎo)通開關(guān)組件251，使得節(jié)點N2上的電壓會被拉低至接地電壓GND。換言 之，在電源啟動周期中核心電源電壓VDD—CORE尚未備妥時，輸出信號 OUTB—10與OUT一IO會分別被設(shè)定在高邏輯電平與低邏輯電平。
圖16為電平轉(zhuǎn)換器的另一實施方式。如圖所示，電平轉(zhuǎn)換器21L與圖14 中所示的電平轉(zhuǎn)換器21J相似，其差異在于第一驅(qū)動器23由PMOS晶體管 MP2所實現(xiàn)，而第二驅(qū)動器25由兩個NMOS晶體管MNZ1與MNZ2所實現(xiàn)。 在電源啟動周期中核心電源電壓VDD—CORE尚未備妥時，節(jié)點N1上的電壓 電平會由通過MOS晶體管MP2的寄生電容Cgd所導(dǎo)致的交流耦合而追隨輸 入/輸出電源電壓VDD—10，并使得NMOS晶體管MNZ2因而導(dǎo)通，將節(jié)點 N2上的電壓拉至低邏輯電平。換言之，在電源啟動周期中核心電源電壓 VDD—CORE尚未備妥時，輸出信號OUTB_IO與OUT—IO分別設(shè)定在高邏輯 電平與低邏輯電平。當(dāng)核心電源電壓VDD_C0RE備妥時，NMOS晶體管 MNZ2會被節(jié)點N1上的電壓電平所控制。舉例而言，當(dāng)節(jié)點N1上的電壓電 平為低邏輯電平(即輸出信號OUTB—10為低邏輯電平)時，NMOS晶體管 MNZ2會被截止而停止將節(jié)點N2拉低至低邏輯電平。相反地，當(dāng)節(jié)點N1上 的電壓電平為高邏輯電平(即輸出信號OUTB—IO為高邏輯電平)時，NMOS晶 體管MNZ2會導(dǎo)通用以將節(jié)點N2拉低至低邏輯電平。
圖17為一輸入/輸出緩沖器的一實施方式。如圖所示，輸入/輸出緩沖器200 包括核心單元IO、電平轉(zhuǎn)換器20"、拉升驅(qū)動器30〃 、拉低驅(qū)動器40〃 、啟動復(fù)位電路70、弱化拉升電阻(weakpull-up resistor)80以及弱化拉低電阻(weak pull-down resistor)90。舉例而言，輸入/輸出緩沖器200的輸出端OT可耦合至 一接合墊或一總線(圖中未顯示)，但不限定于此，并且拉升驅(qū)動器30"、拉低 驅(qū)動器40〃 、弱化拉升電阻80與弱化拉低電阻90的每一個皆可視為一驅(qū)動 單元。
電平轉(zhuǎn)換器20〃由核心電源電壓VDD一CORE與輸入/輸出電源電壓 VDDjO供電，用以接收信號，例如控制信號PJ、 SN、 WPUJ與WPD以及 一輸出使能信號OE，并進行電平調(diào)整，以輸出驅(qū)動信號PJ—HV、 SN—HV、 OEJW、 WPUJ一HV與WPDJW以控制拉升驅(qū)動器30"、拉低驅(qū)動器40"、 弱化拉升電阻80與弱化拉低電阻90。拉升驅(qū)動器30"耦合于輸入/輸出電源 電壓VDD—IO與輸入/輸出緩沖器200的輸出端OT之間，用以根據(jù)驅(qū)動信號 PJ_HV與OEJHV將輸入/輸出緩沖器200的輸出端OT拉至"strong 1"的狀 態(tài)(第五邏輯狀態(tài))。
拉低驅(qū)動器40〃耦合于輸入/輸出緩沖器200的輸出端OT與接地電壓 GND之間，用以根據(jù)驅(qū)動信號SN—HV與OE—HV將輸入/輸出緩沖器200的 輸出端OT拉至一 "strong 0"的狀態(tài)(第四邏輯狀態(tài))。弱化拉升電阻80耦合 于輸入/輸出電源電壓VDD一IO與輸入/輸出緩沖器200的輸出端OT之間，用 以根據(jù)驅(qū)動信號WPDJ—HV與OE—HV將輸入/輸出緩沖器200的輸出端OT 拉至一 "weakl"的狀態(tài)(第二邏輯狀態(tài))。
弱化拉低電阻90耦合于輸入/輸出緩沖器200的輸出端OT與接地電壓 GND之間，用以根據(jù)驅(qū)動信號WPD—HV將輸入/輸出緩沖器200的輸出端OT 拉至一"weakO"的狀態(tài)(第一邏輯狀態(tài))?；蛘呤钦f，當(dāng)拉升驅(qū)動器30"、拉 低驅(qū)動器40〃 、弱化拉升電阻80與弱化拉低電阻90根據(jù)驅(qū)動信號PJ一HV、 SN—_HV、 OE—HV、 WPUJ一HV與WPD_HV皆被關(guān)閉時，輸入/輸出緩沖200 的輸出端OT可設(shè)定在高阻抗?fàn)顟B(tài)(第三邏輯狀態(tài))。
舉例而言，電平轉(zhuǎn)換器20"可由電平轉(zhuǎn)換器21A、 21B、 21C、…或211來實現(xiàn)，該多個電平轉(zhuǎn)換器能夠在電源啟動周期中核心電源電壓VDD一CORE 尚未備妥時，將其輸出信號設(shè)定于一既定邏輯電平。此外，由輸入/輸出電源電 壓VDDJO供電的啟動復(fù)位電路70選擇性地設(shè)置，并且當(dāng)電平轉(zhuǎn)換器20"由 前述的電平轉(zhuǎn)換器21D、 21E、 21H、 211、 21J、 21K或21L來實現(xiàn)時，啟動復(fù) 位電路70用以產(chǎn)生一控制信號SR，以控制耦合于節(jié)點N2與接地電壓GND間 的開關(guān)組件60。
當(dāng)電平轉(zhuǎn)換器20"由電平轉(zhuǎn)換器21A、 21B、 21C、…或21I來實現(xiàn)時， 其驅(qū)動信號PJ—HV、 SN_HV、 OE_HV、 WPUJ—HV與WPD—HV在電源啟動 周期中核心電源電壓VDD一CORE尚未備妥時皆可被設(shè)定于一既定邏輯電平。
于是在電源啟動周期中核心電源電壓VDD_CORE尚未備妥時將其輸出 信號設(shè)定于一既定邏輯，輸入/輸出緩沖器200的輸出端OT可根據(jù)來自電平 轉(zhuǎn)換器20〃的驅(qū)動信號PJ—HV、 SN—HV、 OE—HV、 WPUJ一HV與WPD一HV 選擇性地被設(shè)定于五個既定邏輯狀態(tài)(例如"strong 0"、 "strong 1 "、 "weak 0"、 "weak 1"與高阻抗)中的一個，可根據(jù)需要把五個既定邏輯狀態(tài)設(shè)定為多個 既定邏輯狀態(tài)。換言之，通過將電平轉(zhuǎn)換器20"的驅(qū)動信號PJ—HV、 SN一HV、 OE—HV、 WPUJ—HV與WPD—HV供應(yīng)至耦合輸出端OT的多個驅(qū)動單元，電 平轉(zhuǎn)換器可選擇性地將輸出端OT設(shè)定為多個既定邏輯狀態(tài)中的一個。
因此，由于核心電源電壓VDD—CORE較晚備妥于輸入/輸出電源電壓 VDD JO時，數(shù)據(jù)沖突或誤動作、無法恢復(fù)的損害或燒毀事件將可避免。
圖18為拉升驅(qū)動器與拉低驅(qū)動器的一實施方式。如圖所示，拉升驅(qū)動器 30'，和拉低驅(qū)動器40"的一組合包括一 PMOS晶體管MOPl、 一 NMOS晶體 管MONl、 一反相器INV2、 一或門ORG以及一與門NGl。
反相器INV2用以對驅(qū)動信號OE一HV進行反相，并輸出一反相信號?；?門ORG具有一第一輸入端耦合至驅(qū)動信號PJ—HV、 一第二輸入端耦合至驅(qū)動 信號OE—HV的反相信號以及一輸出端耦合至PMOS晶體管MOPl的柵極。 與門NG1由輸入/輸出電源電壓VDD IO供電，并具有一第一輸入端耦合至驅(qū)動信號OE_HV、一第二輸入端耦合至驅(qū)動信號SN_HV，以及一輸出端耦 合至NMOS晶體管MONl的柵極。PMOS晶體管MOP1與NMOS晶體管 MONl的源極分別耦合至輸入/輸出電源電壓VDD—10與接地電壓GND，并 且其漏極用以作為耦合至外部組件(例如接合墊、總線、半導(dǎo)體裝置或電子裝 置)的輸出端OT。
圖19A為弱化拉升電阻的一實施方式。如圖所示，弱化拉升電阻80A包 括串聯(lián)耦合于輸入/輸出電源電壓VDDJO與輸出端OT間的一PMOS晶體管 MOP2以及一電阻R2。圖20A為弱化拉低電阻的一實施方式。如圖所示，弱 化拉低電阻90A包括串聯(lián)耦合于接地電壓GND與輸出端OT間的一 NMOS 晶體管MON2以及一電阻R3。
圖21表示驅(qū)動信號與電平轉(zhuǎn)換器的輸出信號的邏輯狀態(tài)間的關(guān)系。參考 圖18、圖19A、圖20A與圖21，在不同的驅(qū)動信號之下，拉升驅(qū)動器30〃 、 拉低驅(qū)動器40〃 、弱化拉升電阻80A以及弱化拉低電阻卯A的動作說明如下。
第一邏輯狀態(tài)
來自電平轉(zhuǎn)換器20"的驅(qū)動信號OE一HV設(shè)定為低邏輯電平，無論驅(qū)動 信號PJ一HV與SN一HV為何，或門ORG與與門NG1的輸出會分別被拉至高 邏輯電平與低邏輯電平，因此拉升驅(qū)動器30〃與拉低驅(qū)動器40"皆會被禁能。 來自電平轉(zhuǎn)換器20〃的驅(qū)動信號WPUJ—HV設(shè)定為高邏輯電平(追隨輸入/輸 出電源電壓VDD_IO變動)，PMOS晶體管MOP2會截止，故弱化拉升電阻 80A也會被禁能。來自電平轉(zhuǎn)換器20〃的驅(qū)動信號WPD—HV設(shè)定為高邏輯電 平(追隨輸入/輸出電源電壓VDD一IO變動)，NMOS晶體管MOM2會導(dǎo)通。因 此，弱化拉低電阻90A會被使能，用以將輸出端OT上的電壓電平拉低至高 于接地電壓GND的一既定邏輯電平。換言之，輸入/輸出緩沖器200的輸出 端OT被設(shè)定于"weak0"的邏輯狀態(tài)。
第二邏輯狀態(tài)
來自電平轉(zhuǎn)換器20〃的驅(qū)動信號OE—HV設(shè)定為低邏輯電平，使得拉升驅(qū)動器30"與拉低驅(qū)動器40〃皆會被禁能。來自電平轉(zhuǎn)換器20〃的驅(qū)動信號 WPD—HV設(shè)定為低邏輯電平，NMOS晶體管M0M2會截止，故弱化拉低電 阻卯A亦會被禁能。來自電平轉(zhuǎn)換器20〃的驅(qū)動信號WPUJ_HV設(shè)定為低邏 輯電平，PMOS晶體管M0P2會導(dǎo)通。因此，故弱化拉升電阻80A會被使能， 用以將輸出端OT上的電壓電平拉高至低于輸入/輸出電源電壓VDD一IO的一 既定邏輯電平。換言之，輸入/輸出緩沖器200的輸出端OT被設(shè)定于"weak 1" 的邏輯狀態(tài)。
第三邏輯狀態(tài)
來自電平轉(zhuǎn)換器20〃的驅(qū)動信號OE一HV設(shè)定為低邏輯電平，使得拉升 驅(qū)動器30〃與拉低驅(qū)動器40〃皆會被禁能。來自電平轉(zhuǎn)換器20"的驅(qū)動信號 WPDJW設(shè)定為低邏輯電平，NMOS晶體管M0N2會截止，故弱化拉低電阻 90A亦會被禁能。來自電平轉(zhuǎn)換器20"的驅(qū)動信號WPUJ—HV設(shè)定為高邏輯 電平，PMOS晶體管MOP2會截止，故弱化拉升電阻80A亦會被禁能。當(dāng)拉 升驅(qū)動器30〃 、拉低驅(qū)動器40〃 、弱化拉升電阻80A與弱化拉低電阻90A 皆被禁能時，輸出端OT上的電壓電平被維持在一高阻抗?fàn)顟B(tài)(亦稱為 floating)。換言之，輸入/輸出緩沖器200的輸出端OT被設(shè)定于高阻抗的邏輯 狀態(tài)。
第四邏輯狀態(tài)
來自電平轉(zhuǎn)換器20〃的驅(qū)動信號WPUJ一HV與WPD—HV分別設(shè)定為高 邏輯電平與低邏輯電平，使得弱化拉升電阻80A與弱化拉低電阻90A皆被禁 能。驅(qū)動信號PJ_HV設(shè)定為高邏輯電平，或門ORG的輸出被拉高至高邏輯 電平，故拉升驅(qū)動器30〃會被禁能。來自電平轉(zhuǎn)換器20〃的驅(qū)動信號OE—HV 與SN_HV皆被設(shè)定為高邏輯電平(追隨輸入/輸出電源電壓VDD一IO變動)，使 得與門NG1的輸出被拉高至高邏輯電平。因此，拉低驅(qū)動器40〃會被使能， 用以將輸出端OT的電壓電平拉低至接地電壓GND。換言之，輸入/輸出緩沖 器200的輸出端OT被設(shè)定于"strong0"的邏輯狀態(tài)。第五邏輯狀態(tài)
來自電平轉(zhuǎn)換器20〃的驅(qū)動信號WPUJ—HV與WPD—HV分別設(shè)定為高邏 輯電平與低邏輯電平，使得弱化拉升電阻80A與弱化拉低電阻90A皆被禁能。 驅(qū)動信號SN—HV設(shè)定為低邏輯電平，與門NG1的輸出被拉低至低邏輯電平， 故拉低驅(qū)動器40〃會被禁能。來自電平轉(zhuǎn)換器20〃的驅(qū)動信號OE—HV與 PJ—HV分別被設(shè)定為高邏輯電平(追隨輸入/輸出電源電壓VDD—IO)與低邏輯電 平，使得或門ORG的輸出被拉低至低邏輯電平。因此，拉升驅(qū)動器30〃會被 使能，用以將輸出端OT的電壓電平拉高至輸入/輸出電源電壓VDDJO。換言 之，輸入/輸出緩沖器200的輸出端OT被設(shè)定于"strong 1"的邏輯狀態(tài)。
由于輸入/輸出緩沖器200可在電源啟動周期中核心電源電壓尚未備妥 時，將其輸出端設(shè)定于多個既定邏輯狀態(tài)中的一種，因此將可避免在此期間 發(fā)生數(shù)據(jù)沖突或誤動作、無法恢復(fù)的損害或燒毀事件。
圖19B為弱化拉升電阻的另一實施方式。如圖所示，弱化拉升電阻80B 與圖19A中所示的弱化拉升電阻80A相似，其差異在于省略了電阻R2，并修 改了 PMOS晶體管MOP2的尺寸。在此實施方式中，PMOS晶體管MOP2的 尺寸修改成遠小于拉升驅(qū)動器30"中PMOS晶體管M0P1的尺寸，使得輸入 /輸出緩沖器200的輸出端OT會被慢慢地拉高至高邏輯電平，并設(shè)定為"weak 1"的邏輯狀態(tài)，而非"strong 1"的邏輯狀態(tài)。
圖20B為弱化拉低電阻的另一實施方式。如圖所示，弱化拉低電阻90B 與圖20A中所示的弱化拉低電阻90A相似，其差異在于省略了電阻R3，并修 改了 NMOS晶體管MON2的尺寸。在此實施方式中，NMOS晶體管MON2 的尺寸修改成遠小于拉低驅(qū)動器40〃中NMOS晶體管M0N1的尺寸，使得 輸入/輸出緩沖器200的輸出端OT會被慢慢地拉低至低邏輯電平，并設(shè)定為 "weak 0"的邏輯狀態(tài)，而非"strong 0"的邏輯狀態(tài)。在某些實施方式中， 電阻R2與R3可用一個或多個二極管或以二極管方式連接的晶體管來取代。
圖22為一電子系統(tǒng)的一實施方式。如圖所示，電子系統(tǒng)300包括通過一接合墊、 一總線、 一導(dǎo)線或其它組件耦合的第一、第二半導(dǎo)體裝置310與320。 舉例而言，半導(dǎo)體裝置310與320可為集成電路、芯片、馬達驅(qū)動器、光學(xué) 讀寫頭，但不限定于此。
半導(dǎo)體裝置310包括前述可于電源啟動周期中核心電源電壓尚未備妥時 將其輸出端設(shè)定為多個既定邏輯狀態(tài)中的一種的輸入/輸出緩沖器200，因此， 將可避免在電源啟動周期中，發(fā)生數(shù)據(jù)沖突或誤動作、無法恢復(fù)的損害或燒 毀事件。
雖然本發(fā)明已以較佳實施方式揭露如上，然其并非用以限定本發(fā)明，任 何本行業(yè)的相關(guān)技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許更 動與潤飾，因此本發(fā)明的保護范圍當(dāng)視權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種電平轉(zhuǎn)換器，其特征在于，所述電平轉(zhuǎn)換器包括一第一邏輯單元，由一輸入/輸出電源電壓供電，用以接收具有一核心電源電壓的輸入信號，并且所述第一邏輯單元包括第一、第二輸出端；以及一第一驅(qū)動器，耦合至所述第一輸出端，用以在電源啟動周期中所述核心電源電壓尚未備妥時，通過交流耦合使得所述第一輸出端上的電壓電平追隨所述輸入/輸出電源電壓變動。
2. 如權(quán)利要求1所述的電平轉(zhuǎn)換器，其特征在于，在所述輸入/輸出電源 電壓與所述核心電源電壓皆備妥之后，所述第一邏輯單元根據(jù)所述多個輸入 信號進行動作，而與所述第一驅(qū)動器無關(guān)。
3. 如權(quán)利要求2所述的電平轉(zhuǎn)換器，其特征在于，所述第一驅(qū)動器包括 一電容，所述電容耦合于所述第一輸出端與所述輸入/輸出電源電壓之間。
4. 如權(quán)利要求3所述的電平轉(zhuǎn)換器，其特征在于，所述電容包括一變?nèi)?器、 一金屬-氧化物-金屬電容、 一金屬-絕緣物-金屬電容、 一電容方式連接的 晶體管或其組合物。
5.如權(quán)利要求3所述的電平轉(zhuǎn)換器，其特征在于，所述第一驅(qū)動器包括 —晶體管，具有一第一端耦合至所述第一輸出端、 一控制端耦合至所述輸入/輸出電源電壓，以及一第二端；以及一二極管，耦合于所述晶體管的所述第二端與一接地電壓之間。
6. 如權(quán)利要求1所述的電平轉(zhuǎn)換器，其特征在于，所述電平轉(zhuǎn)換器還包 括一第二驅(qū)動器耦合所述第二輸出端，用以在電源啟動周期中所述核心電源 電壓尚未備妥時，通過交流耦合使得所述第二輸出端上的電壓電平維持在一 低邏輯狀態(tài)。
7. 如權(quán)利要求6所述的電平轉(zhuǎn)換器，其特征在于，所述第二驅(qū)動器單元 耦合于所述第二輸出端與所述接地電壓之間，并且所述第二驅(qū)動器單元包括一電容方式連接的晶體管、一二極管方式連接的晶體管或其組合物。
8. 如權(quán)利要求1所述的電平轉(zhuǎn)換器，其特征在于，所述第一邏輯單元包括一鎖存器，耦合于所述輸入/輸出電源電壓與所述第一、所述第二輸出端 之間；以及一差分對，耦合于所述接地電壓與所述第一、所述第二輸出端之間。
9. 如權(quán)利要求8所述的電平轉(zhuǎn)換器，其特征在于，所述鎖存器包括二交 叉耦合的MOS晶體管或二交叉耦合的反相器。
10. —種電平轉(zhuǎn)換器，其特征在于，所述電平轉(zhuǎn)換器包括 一第一邏輯單元，由一輸入/輸出電源電壓供電，用以接收具有一核心電源電壓的輸入信號，并且所述第一邏輯單元包括第一、第二輸出端；以及一第一驅(qū)動器，耦合至所述第一輸出端，用以在電源啟動周期中所述核 心電源電壓尚未備妥時，拉低所述第一輸出端的電壓電平。
11. 如權(quán)利要求10所述的電平轉(zhuǎn)換器，其特征在于，所述第一驅(qū)動器 由來自一外部電路的一控制信號所控制，用以將所述第一輸出端的電壓電平 拉至一接地電壓。
12. 如權(quán)利要求11所述的電平轉(zhuǎn)換器，其特征在于，所述核心電源電 壓與所述輸入/輸出電源電壓皆備妥時，所述第一驅(qū)動器被所述外部電路禁能。
13. 如權(quán)利要求12所述的電平轉(zhuǎn)換器，其特征在于，所述第一驅(qū)動器 包括一開關(guān)組件耦合于所述第一輸出端與所述接地電壓之間，并且所述開關(guān) 組件具有一控制端耦合來自所述外部電路的所述控制信號。
14. 如權(quán)利要求IO所述的電平轉(zhuǎn)換器，其特征在于，所述第一驅(qū)動器 包括一電阻性組件耦合于所述第一輸出端與所述接地電壓之間。
15. 如權(quán)利要求14所述的電平轉(zhuǎn)換器，其特征在于，所述電阻性組件 包括至少一個二極管，耦合至所述第一輸出端；以及一晶體管，耦合至所述二極管與所述接地電壓之間，并且所述晶體管包 括一控制端耦合至所述輸入/輸出電源電壓。
16. —種輸入/輸出緩沖器，其特征在于，所述輸入/輸出緩沖器包括 多個如權(quán)利要求l所述的電平轉(zhuǎn)換器；以及多個驅(qū)動單元，耦合于所述多個電平轉(zhuǎn)換器與一接合墊之間，用以在電 源啟動周期中，根據(jù)所述多個電平轉(zhuǎn)換器中所述第一或所述第二輸出端上的 電壓，將所述接合墊上的一邏輯狀態(tài)選擇性地設(shè)定為多個既定邏輯狀態(tài)中的一個o
17. 如權(quán)利要求16所述的輸入/輸出緩沖器，其中所述多個邏輯狀態(tài)包 括一"weak0"狀態(tài)、一 "weakl"狀態(tài)、一"strong 0"狀態(tài)、一"strong 1" 狀態(tài)以及一高阻抗?fàn)顟B(tài)。
18. 如權(quán)利要求17所述的輸入/輸出緩沖器，其特征在于，所述多個驅(qū) 動單元包括一拉升驅(qū)動器，耦合于所述輸入/輸出電源電壓與所述接合墊之間，所述拉升驅(qū)動器于被啟動時用以將所述接合墊上的邏輯狀態(tài)設(shè)定為"strong 1";一拉低驅(qū)動器，耦合于所述接合墊與一接地電壓之間，所述拉低驅(qū)動器于被啟動時用以將所述接合墊上的邏輯狀態(tài)設(shè)定為"strong0";一弱化拉升電阻，耦合于所述接合墊與所述輸入順出電源電壓之間，所 述弱化拉升電阻于被啟動時，用以將所述接合墊上的邏輯狀態(tài)設(shè)定為"weak 1";以及一弱化拉低電阻，耦合于所述接合墊與所述接地電壓之間，所述弱化拉 低電阻于被啟動時用以將所述接合墊上的邏輯狀態(tài)設(shè)定為"weak0"，其中當(dāng) 所述拉升驅(qū)動器、所述拉低驅(qū)動器、所述弱化拉升電阻與所述弱化拉低電阻 皆未啟動時，所述接合墊上的邏輯電平被設(shè)定在所述高阻抗?fàn)顟B(tài)。
19. 一種電平轉(zhuǎn)換器，其特征在于，所述電平轉(zhuǎn)換器包括 一第一邏輯單元，由一第一電源電壓供電，所述第一邏輯單元接收具有一核心電源電壓的輸入信號，并且所述第一邏輯單元包括第一、第二輸出端; 以及第一、第二驅(qū)動器，分別耦合于所述第一輸出端與所述第一電源電壓之 間以及所述第二輸出端與一第二電源電壓之間，其中于電源啟動周期中所述 第一和所述第二電源電壓之一尚未備妥時，所述第一驅(qū)動器通過交流耦合使 得所述第一輸出端上的電壓電平追隨所述第一電源電壓變化，而所述第二驅(qū) 動器拉低所述第二輸出端的電壓電平或維持所述第二輸出端的電壓電平。
20. 如權(quán)利要求19所述的電平轉(zhuǎn)換器，其特征在于，所述第一、第二 電源電壓皆備妥之后，所述第一邏輯單元根據(jù)所述多個輸入信號進行動作， 而與所述第一、所述第二驅(qū)動器無關(guān)。
21. 如權(quán)利要求20所述的電平轉(zhuǎn)換器，其特征在于，在電源啟動周期 中所述第一或所述第二電源電壓之一尚未備妥時，所述第二驅(qū)動器根據(jù)來自 一外部電路的一控制信號，拉低所述第二輸出端上的電壓電平。
22. 如權(quán)利要求20所述的電平轉(zhuǎn)換器，其特征在于，在電源啟動周期 中所述第一或所述第二電源電壓之一尚未備妥時，所述第二驅(qū)動器通過交流 耦合維持所述第二輸出端上的電壓電平。
全文摘要
本發(fā)明提供一種電平轉(zhuǎn)換器與相關(guān)的輸入/輸出緩沖器，其中，所述電平轉(zhuǎn)換器包括一第一邏輯單元，由一第一電源電壓供電，第一邏輯單元具有一第二電源電壓的輸入信號并且包括第一、第二輸出端；以及第一、第二驅(qū)動器，分別耦合于第一輸出端與第一電源電壓之間以及第二輸出端與第二電源電壓之間，其中在電源啟動周期中第一或第二電源電壓中之一尚未備妥時，第一驅(qū)動器通過交流耦合使得第一輸出端上的電壓電平追隨第一電源電壓變化，而第二驅(qū)動器拉低第二輸出端的電壓電平或維持第二輸出端的電壓電平。
文檔編號H03K19/0185GK101409549SQ20081017031
公開日2009年4月15日 申請日期2008年10月10日 優(yōu)先權(quán)日2007年10月12日
發(fā)明者劉元卿, 饒哲源 申請人:聯(lián)發(fā)科技股份有限公司