移位寄存器電路的制作方法
【專利摘要】一種移位寄存器電路，包含下拉控制電路、下拉電路、反相脈沖訊號(hào)耦合電路、主下拉電路以及上拉電路。下拉控制電路電性連接到下拉電路和反相脈沖訊號(hào)耦合電路。下拉電路經(jīng)由驅(qū)動(dòng)訊號(hào)及柵極控制訊號(hào)電性連接到上拉電路。主下拉電路電性連接上拉電路，上拉電路接收脈沖訊號(hào)及驅(qū)動(dòng)訊號(hào)以輸出柵極控制訊號(hào)。反相脈沖訊號(hào)耦合電路可適時(shí)輸出反相脈沖訊號(hào)以抵補(bǔ)驅(qū)動(dòng)訊號(hào)的突波。
【專利說明】移位寄存器電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種應(yīng)用于顯示裝置中的移位寄存器架構(gòu)；特別是涉及一種可應(yīng)用于顯示裝置中具有自動(dòng)補(bǔ)償功效的移位寄存器。
【背景技術(shù)】
[0002]隨著面板產(chǎn)業(yè)技術(shù)的日益增進(jìn)，顧客對(duì)于面板的訴求也越來越高，尤其是邊框的寬度更是一個(gè)重要的指標(biāo)，并且站在企業(yè)的角度來看，當(dāng)然也是希望在相同的功能條件下，其生產(chǎn)成本可以越低越好，基于以上兩種條件下，所以GOA (Gate Driver on Array)逐漸取代傳統(tǒng)的柵極驅(qū)動(dòng)集成電路內(nèi)移位寄存器的功能。而目前的GOA電路架構(gòu)，其內(nèi)部有一個(gè)做為驅(qū)動(dòng)移位寄存器的Q訊號(hào)，由于此訊號(hào)為電路的內(nèi)部訊號(hào)，本身對(duì)應(yīng)的電阻電容(RC)負(fù)載比較小，因此易受到高頻訊號(hào)的干擾而會(huì)使其電壓高于O伏特以上，造成顯示裝置中的薄膜晶體管(Thin-Film Transistor, TFT)會(huì)一直周期性地被打開(Turned On),不僅浪費(fèi)電同時(shí)也容易對(duì)TFT壽命有所影響。
[0003]對(duì)應(yīng)于驅(qū)動(dòng)移位寄存器Q訊號(hào)的干擾，傳統(tǒng)的做法是提供一個(gè)反相脈沖訊號(hào)耦合至上述的Q訊號(hào)，而不管Q訊號(hào)是否需要此反相脈沖訊號(hào)。這樣的做法將造成電路的驅(qū)動(dòng)能力(Driving Ability)降低。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的之一是提供一種移位寄存器電路。藉由一個(gè)與本級(jí)高頻訊號(hào)反相的高頻訊號(hào)將本級(jí)高頻訊號(hào)對(duì)于驅(qū)動(dòng)訊號(hào)(Q)的耦合效應(yīng)給降低，同時(shí)我們也利用下拉控制電路的節(jié)點(diǎn)(CTL1節(jié)點(diǎn))在本級(jí)操作區(qū)間都會(huì)一直維持在低電平的特性，使得在本級(jí)操作的時(shí)候，此反相高頻訊號(hào)不會(huì)耦合到驅(qū)動(dòng)訊號(hào)，以避免此反相高頻訊號(hào)影響驅(qū)動(dòng)訊號(hào)的電壓電平。為了節(jié)省電路外部的高頻訊號(hào)接腳，可以在移位寄存器電路的內(nèi)部增加一組反相器電路，藉由外部系統(tǒng)提供的高頻訊號(hào)來產(chǎn)生反相的高頻訊號(hào)，達(dá)到節(jié)省電子元件使用的數(shù)量，進(jìn)而縮減集成電路所使用的面積的目的。
[0005]本發(fā)明提出一種移位寄存器電路，包含下拉控制電路、下拉電路、反相脈沖訊號(hào)耦合電路、主下拉電路以及上拉電路。下拉控制電路電性連接到下拉電路和反相脈沖訊號(hào)耦合電路。下拉電路經(jīng)由驅(qū)動(dòng)訊號(hào)及柵極控制訊號(hào)電性連接到上拉電路。主下拉電路經(jīng)由驅(qū)動(dòng)訊號(hào)電性連接到上拉電路，上拉電路接收脈沖訊號(hào)及驅(qū)動(dòng)訊號(hào)以輸出柵極控制訊號(hào)。反相脈沖訊號(hào)I禹合電路可適時(shí)輸出反相脈沖訊號(hào)以抵補(bǔ)驅(qū)動(dòng)訊號(hào)的突波。
[0006]本發(fā)明中的移位寄存器電路，其中反相脈沖訊號(hào)稱合電路包含第一晶體管，第一晶體管接收第一反相脈沖訊號(hào)并通過第一電容耦合第一反相脈沖訊號(hào)至第一驅(qū)動(dòng)訊號(hào)。而反相脈沖訊號(hào)耦合電路包含第一反相器接收第一脈沖訊號(hào)以產(chǎn)生第一反相脈沖訊號(hào)。反相脈沖訊號(hào)耦合電路可以接收直流電壓或比第一脈沖訊號(hào)頻率低的一低頻訊號(hào)。第一上拉電路能產(chǎn)生第二驅(qū)動(dòng)訊號(hào)，第二驅(qū)動(dòng)訊號(hào)輸出至位于移位寄存器電路中的第二移位寄存器電路。[0007]本發(fā)明的移位寄存器電路，其中另外包含有另一反相脈沖訊號(hào)耦合電路與另一下拉控制電路，當(dāng)另一控制訊號(hào)位于第二預(yù)定邏輯電平時(shí)，另一下拉控制電路不致能另一反相脈沖訊號(hào)耦合電路。當(dāng)另一控制訊號(hào)不再位于第二預(yù)定邏輯電平時(shí)，另一反相脈沖訊號(hào)耦合電路可以被致能，使得另一反相脈沖訊號(hào)耦合電路輸出另一反相脈沖訊號(hào)且耦合另一反相脈沖訊號(hào)至第一驅(qū)動(dòng)訊號(hào)以抵補(bǔ)第一驅(qū)動(dòng)訊號(hào)。
[0008]以上的關(guān)于本
【發(fā)明內(nèi)容】
的說明及以下的實(shí)施方式的說明用以示范與解釋本發(fā)明的精神與原理，并且提供本發(fā)明的權(quán)利要求更進(jìn)一步的解釋。
【專利附圖】

【附圖說明】
[0009]圖1是根據(jù)本發(fā)明的一實(shí)施例的移位寄存器電路的方塊圖。
[0010]圖2是根據(jù)本發(fā)明的一實(shí)施例的第一移位寄存器的詳細(xì)電路圖。
[0011]圖3是根據(jù)本發(fā)明的一實(shí)施例中的第一反相脈沖訊號(hào)耦合電路的詳細(xì)電路圖。
[0012]圖4是根據(jù)本發(fā)明的另一實(shí)施例的第一反相脈沖訊號(hào)耦合電路的詳細(xì)電路圖。
[0013]圖5是根據(jù)本發(fā)明的一實(shí)施例的移位寄存器電路的時(shí)序波形圖。
[0014]圖6是根據(jù)本發(fā)明的一實(shí)施 例的移位寄存器電路的模擬波形圖。
[0015]附圖符號(hào)說明
[0016]100,200移位寄存器電路
[0017]300、400第一反相脈沖訊號(hào)稱合電路
[0018]120,210第一下拉控制電路單元
[0019]110,220第一下拉電路單元
[0020]130,230第一反相脈沖訊號(hào)耦合電路單元
[0021]140、240第一上拉電路單元
[0022]150,250第一主下拉電路單元
[0023]TlO~T52 晶體管
[0024]Cl~C3 耦合電容
[0025]Q節(jié)點(diǎn)
[0026]LCl第一電壓節(jié)點(diǎn)
[0027]LC2第二電壓節(jié)點(diǎn)
[0028]Q (η) 第一驅(qū)動(dòng)訊號(hào)
[0029]Q(n+1) 第二驅(qū)動(dòng)訊號(hào)
[0030]CTLl 第一控制訊號(hào)
[0031]G (η)第一柵極控制訊號(hào)
[0032]G(n+2) 第三柵極控制訊號(hào)
[0033]G(n-l) 前一級(jí)移位寄存器電路的柵極控制訊號(hào)
[0034]HC (η) 第一脈沖訊號(hào)
[0035]HCl第一脈沖訊號(hào)
[0036]HC2第二脈沖訊號(hào)
[0037]HC3第三脈沖訊號(hào)
[0038]HCR (η) 第一反相脈沖訊號(hào)[0039]HCRl第一反相脈沖訊號(hào)
[0040]HCR2第二反相脈沖訊號(hào)
[0041]HCR3第三反相脈沖訊號(hào)
[0042]VGH第一訊號(hào)節(jié)點(diǎn)
[0043]VSS第二訊號(hào)節(jié)點(diǎn)[0044]V1(Q (η))第一驅(qū)動(dòng)訊號(hào)電壓
[0045]V2 (Q(η))第一驅(qū)動(dòng)訊號(hào)電壓
[0046]V (HC (η)) 第一脈沖訊號(hào)電壓
[0047]V (HCR (η)) 第一反相脈沖訊號(hào)電壓
【具體實(shí)施方式】
[0048]請(qǐng)參照「圖1」，「圖1」所示為依據(jù)本發(fā)明的一實(shí)施例的移位寄存器電路的方塊圖。其中移位寄存器電路100包含有第一下拉電路110、第一下拉控制電路120、第一反相脈沖訊號(hào)稱合電路130、第一上拉電路140及第一主下拉電路150。第一上拉電路140用以接收來自節(jié)點(diǎn)Q的第一驅(qū)動(dòng)訊號(hào)Q(n)與第一脈沖訊號(hào)HC(n)以輸出第一柵極控制訊號(hào)G(n)。第一下拉電路110、第一下拉控制電路120、第一反相脈沖訊號(hào)稱合電路130、第一上拉電路140及第一主下拉電路150均電性連接到節(jié)點(diǎn)Q，而第一下拉電路110、第一反相脈沖訊號(hào)耦合電路130與第一上拉電路140用以控制第一柵極控制訊號(hào)G(n)的輸出波形。根據(jù)本發(fā)明的一實(shí)施例，第一主下拉電路150，舉例而言，可連接到第三柵極控制訊號(hào)G(n+2)，其中第三柵極控制訊號(hào)G (n+2)為第(n+2)級(jí)的移位寄存器電路所輸出的柵極控制訊號(hào)，然而本發(fā)明不限于此，亦可連接到其它級(jí)的移位寄存器電路所輸出的柵極控制訊號(hào)。第一下拉控制電路120電性連結(jié)到第一下拉電路110及第一反相脈沖訊號(hào)耦合電路130。第一下拉控制電路120用來產(chǎn)生控制訊號(hào)驅(qū)動(dòng)第一下拉電路110,連動(dòng)輸出控制第一反相脈沖訊號(hào)率禹合電路130輸出第一反相脈沖訊號(hào)HCR(η)。此反相脈沖訊號(hào)被稱合到第一驅(qū)動(dòng)訊號(hào)Q(n)。
[0049]當(dāng)?shù)谝幌吕刂齐娐?20內(nèi)部第一控制訊號(hào)位于第一預(yù)定邏輯電平時(shí)，第一下拉控制電路120不致能反相脈沖訊號(hào)耦合電路130。當(dāng)?shù)谌龞艠O訊號(hào)G(n+2)邏輯電平改變時(shí)，將使第一主下拉電路150改變第一驅(qū)動(dòng)訊號(hào)Q(n)。而當(dāng)?shù)谝或?qū)動(dòng)訊號(hào)Q(n)使第一下拉控制電路120內(nèi)部第一控制訊號(hào)不再位于第一預(yù)定邏輯電平時(shí)第一反相脈沖訊號(hào)稱合電路130輸出第一反相脈沖訊號(hào)以抵補(bǔ)(Compensate)第一驅(qū)動(dòng)訊號(hào)Q(n)的一突波(Spike)。
[0050]以下在多個(gè)實(shí)施例的移位寄存器電路中，在各個(gè)移位寄存器電路中的開關(guān)元件為一種晶體管用以執(zhí)行相關(guān)電路作動(dòng)。
[0051]請(qǐng)參照「圖2」，「圖2」所示為依據(jù)本發(fā)明的一實(shí)施例的移位寄存器的詳細(xì)電路圖。假設(shè)此移位寄存器電路200為第η級(jí)的移位寄存器電路，此移位寄存器電路200將會(huì)輸出第η+1級(jí)移位寄存器的驅(qū)動(dòng)訊號(hào)Q(n+1)。
[0052]移位寄存器電路200包含第一下拉控制電路210、第一下拉電路220、第一反相脈沖訊號(hào)耦合電路230、第一上拉電路240及第一主下拉電路250。第一下拉控制電路210連接于第一訊號(hào)節(jié)點(diǎn)VGH以及接收第一驅(qū)動(dòng)訊號(hào)Q (η)以產(chǎn)生第一控制訊號(hào)CTLl。第一控制訊號(hào)CTLl會(huì)被輸出到第一下拉電路單元220及第一反相脈沖訊號(hào)耦合電路單元230。值得一提的是，第一驅(qū)動(dòng)訊號(hào)Q (η)用來驅(qū)動(dòng)此第η級(jí)移位寄存器200，而驅(qū)動(dòng)訊號(hào)Q (η+1)則是用來驅(qū)動(dòng)第n+1級(jí)移位寄存器。
[0053]第一反相脈沖訊號(hào)耦合電路單元230接收來自于第一下拉控制電路單元210的第一控制訊號(hào)，來經(jīng)由I禹合電容Cl輸出第一反相脈沖訊號(hào)HCR(η)到第一驅(qū)動(dòng)訊號(hào)Q(n)。第一上拉電路單元240接收第一驅(qū)動(dòng)訊號(hào)Q(n)及第一脈沖訊號(hào)HC(n)以產(chǎn)生第一柵極控制訊號(hào)G (η)，且第一上拉電路單元240亦可接收第一柵極控制訊號(hào)G (η)以產(chǎn)生一第二驅(qū)動(dòng)訊號(hào) Q (η+1) ο
[0054]「圖2」中的第一下拉控制電路單元210另外包括第一晶體管T10、第二晶體管T12、第三晶體管T14及第四晶體管T16。第一晶體管TlO的柵極電性連接至第一晶體管TlO的漏極、第三晶體管T14的漏極及第一訊號(hào)節(jié)點(diǎn)VGH。第一晶體管TlO的源極電性連結(jié)于第二晶體管T12的漏極與第三晶體管T14的柵極。第三晶體管T14的源極則與第四晶體管T16的漏極電性連接，而第二晶體管T12的柵極及第四晶體管T16的柵極同樣電性連接至第一驅(qū)動(dòng)訊號(hào)Q(n)。此外，第二晶體管T12的源極及第四晶體管T16的源極電性連接至第二訊號(hào)節(jié)點(diǎn)VSS。
[0055]第一下拉電路單元220包括第五晶體管T18與第六晶體管T20，此第五晶體管T18的柵極電性連接于第一控制訊號(hào)CTL1，且第五晶體管T18的源極則電性連接于第一柵極控制訊號(hào)G (η)而第五晶體管Τ18的漏極則連接到第一驅(qū)動(dòng)訊號(hào)Q (η)。此第六晶體管Τ20的柵極電性連接于第一控制訊號(hào)CTL1，且第六晶體管Τ20的源極則電性連接至第二訊號(hào)節(jié)點(diǎn)VSS，而第六晶體管Τ20的漏極則連接到第一柵極控制訊號(hào)G(n)。第一晶體管TlO及第三晶體管T14用來等效一電阻器以產(chǎn)生一預(yù)定直流電壓電平。第二晶體管T12及第四晶體管T16接收第一驅(qū)動(dòng)訊號(hào)Q (η)以產(chǎn)生第一控制訊號(hào)CTLl。
[0056]第一反相脈沖訊號(hào)稱合電路單兀230包括第七晶體管Τ22、第八晶體管Τ24及第一耦合電容Cl。第七晶體管Τ22的柵極電性連結(jié)到第一控制訊號(hào)CTL1，第七晶體管Τ22的漏極電性連結(jié)到第一反相脈沖訊號(hào)HCR(η)，而第七晶體管Τ22的源極電性連結(jié)到第八晶體管Τ24的源極及第一稱合電容Cl的第一端。同時(shí)，第一稱合電容Cl的第二端電性連接到第一驅(qū)動(dòng)訊號(hào)Q (η)，而第八晶體管Τ24的柵極與源極分別電性連接到第一柵極控制訊號(hào)G (η)與第二訊號(hào)節(jié)點(diǎn)VSS。`
[0057]第一上拉電路單元240包括第九晶體管Τ26、第十晶體管Τ28、第十一晶體管T30。第九晶體管T26的柵極電性連結(jié)到第十晶體管T28的柵極及第一驅(qū)動(dòng)訊號(hào)Q(η)，第九晶體管Τ26的漏極電性連結(jié)到第十晶體管Τ28的漏極與第一脈沖訊號(hào)HC(η)，第九晶體管Τ26的源極電性連結(jié)到第一柵極控制訊號(hào)G(n)，第十晶體管T28的源極則電性連結(jié)到第十一晶體管T30的柵極。此外，第十一晶體管T30的漏極電性連結(jié)到第一柵極控制訊號(hào)G(n)，而第十一晶體管T30的源極則電性連結(jié)到第二驅(qū)動(dòng)訊號(hào)Q (n+1)。第九晶體管T26接收第一脈沖訊號(hào)HC (η)及第一驅(qū)動(dòng)訊號(hào)Q (η)產(chǎn)生第一柵極控制訊號(hào)G (η)，第十晶體管Τ28接收第一脈沖訊號(hào)HC(n)及第一驅(qū)動(dòng)訊號(hào)Q(n)以控制第^ 晶體管T30產(chǎn)生第二驅(qū)動(dòng)訊號(hào)Q(n+1)。
[0058]第一主下拉電路單元250包括第十二晶體管T32。第十二晶體管T32的漏極電性連接到第一柵極控制訊號(hào)G(n)，第十二晶體管T32的柵極電性連接到第三柵極控制訊號(hào)G(n+2)，第十二晶體管T32的源極電性連接到第二訊號(hào)節(jié)點(diǎn)VSS。
[0059]當(dāng)?shù)谌龞艠O控制訊號(hào)G (n+2)改變時(shí)，將可改變第一驅(qū)動(dòng)訊號(hào)Q (η)。當(dāng)?shù)谝豢刂朴嵦?hào)CTLl訊號(hào)電平改變時(shí)，將可控制是否致能第一反相脈沖訊號(hào)耦合電路單元230，并控制第一反相脈沖訊號(hào)HCR(η)是否被輸出稱合到第一驅(qū)動(dòng)訊號(hào)Q (η)。
[0060]第一下拉控制電路210包含當(dāng)?shù)谝或?qū)動(dòng)訊號(hào)Q (η)位于第一預(yù)定電平時(shí)，第二晶體管Τ12以及第四晶體管Τ16均會(huì)被打開，第一控制訊號(hào)CTLl的電平將會(huì)被下拉至與第二訊號(hào)節(jié)點(diǎn)VSS相同。此第一預(yù)定邏輯電平在實(shí)施例中為一高(High)邏輯電平。這情況下，此第一控制訊號(hào)將等同于位于其對(duì)應(yīng)的低邏輯電平。當(dāng)?shù)谝豢刂朴嵦?hào)CTLl位于低邏輯(Low)電平，第一下拉控制電路210將無法去開啟第七晶體管T22，使得反相脈沖訊號(hào)HCR(η)無法通過第一耦合電容Cl輸出(或是說，第一反相脈沖訊號(hào)耦合電路230將不被致能)。
[0061]如前所述，第二驅(qū)動(dòng)訊號(hào)Q(η+1)輸出至位于顯示裝置中的第η+1級(jí)移位寄存器電路(如第二移位寄存器電路)。第二移位寄存器電路相似于第一移位寄存器電路包含有第二下拉控制電路、第二下拉電路、第二反相脈沖訊號(hào)耦合電路、第二上拉電路以及第二主下拉電路。第二移位寄存器電路相類似于第一移位寄存器的操作。也就是說，當(dāng)?shù)诙吕刂齐娐穬?nèi)部第二控制訊號(hào)位于第二預(yù)定邏輯電平時(shí)第二下拉控制電路將不致能第二反相脈沖訊號(hào)耦合電路。而當(dāng)?shù)诙刂朴嵦?hào)不再位于第二預(yù)定邏輯電平時(shí)第二反相脈沖訊號(hào)耦合電路將被致能輸出第二反相脈沖訊號(hào)且耦合至第二驅(qū)動(dòng)訊號(hào)，以抵補(bǔ)第二驅(qū)動(dòng)訊號(hào)的突波。
[0062]當(dāng)后兩級(jí)的移位寄存器的柵極控制訊號(hào)G(n+2)電平改變時(shí)(如由低邏輯電平改變至高邏輯電平)，將藉由第一主下拉電路單元250去改變第一驅(qū)動(dòng)訊號(hào)Q (η)的電平，進(jìn)而改變第一驅(qū)動(dòng)訊號(hào)的邏輯電平(如由高邏輯電平改變至低邏輯電平)。第一驅(qū)動(dòng)訊號(hào)Q(ri)邏輯電平的改變將使第一控制訊號(hào)CTLl不再位于第一預(yù)定邏輯電平時(shí)(如由上述的低邏輯電平變成高邏輯電平)。而第一控制訊號(hào)邏輯電平的改變將可致能第一反相脈沖訊號(hào)耦合電路230,以輸出第一反相脈沖訊號(hào)HCR(η)以抵補(bǔ)第一驅(qū)動(dòng)訊號(hào)Q(η)的突波。
[0063]盡管「圖2」的實(shí)施例只提到一組下拉控制電路(第一下拉控制電路210)、下拉電路(第一下拉電路220)、反相脈沖訊號(hào)耦合電路(第一反相脈沖訊號(hào)耦合電路230)、上拉電路(第一上拉電路240)及主下拉電路(第一主下拉電路250)，上述電路的數(shù)目是可調(diào)整的。舉例來說，同一移位寄存器電路200可能包含另外一組下拉控制電路、下拉電路、反相脈沖訊號(hào)耦合電路、上拉電路及主下拉電路。
[0064]請(qǐng)參照「圖3」，「圖3」所示為本發(fā)明的一實(shí)施例的第一反相脈沖訊號(hào)耦合電路的詳細(xì)電路圖。第一反相脈沖訊號(hào)耦合電路300包括第十三晶體管Τ34、第十四晶體管Τ36、第十五晶體管Τ38、第十六晶體管Τ40及第二耦合電容C2。第十三晶體管Τ34的柵極電性連接于第十三晶體管Τ34的漏極及第一訊號(hào)節(jié)點(diǎn)VGH，第十三晶體管Τ34的源極則電性連接于第十四晶體管Τ36的漏極及第十五晶體管Τ38的漏極。此外，第十四晶體管Τ36的柵極電性連接于第一脈沖訊號(hào)HC (η)，第十四晶體管Τ36的源極電性連接于第十六晶體管Τ40的源極與第二訊號(hào)節(jié)點(diǎn)VSS，且第十五晶體管Τ38的源極與第十六晶體管Τ40的漏極還有第二耦合電容C2的第一端電性連接。第十五晶體管Τ38的柵極電性連接于第一控制訊號(hào)CTLl，第十六晶體管Τ40的柵極則電性連接于第一柵極控制訊號(hào)G (η)。上述的第一訊號(hào)節(jié)點(diǎn)VGH在一實(shí)施例中為直流電壓。
[0065]第十三晶體管Τ34為等效成電阻器功用。第十三晶體管Τ34及第十四晶體管Τ36構(gòu)成常用的反相器電路，因此可以把輸入的第一脈沖訊號(hào)HC(η)轉(zhuǎn)換成反相的第一反相脈沖訊號(hào)HCR(η)輸出。[0066]此實(shí)施例與第一反相脈沖訊號(hào)耦合電路230不同的是增加了構(gòu)成反相器電路的第十三晶體管T34及第十四晶體管T36。因此，相對(duì)于圖2的位寄存器電路200需要另外提供第一反相脈沖訊號(hào)HCR(η)，使用第一反相脈沖訊號(hào)耦合電路300的移位寄存器將不需要額外提供上述第一反相高頻訊號(hào)HCR (η)。換句話說，只要在有第一脈沖訊號(hào)HC (η)的情況下，使用第一反相脈沖稱訊號(hào)合電路300的移位寄存器可以把第一脈沖訊號(hào)HC(η)直接轉(zhuǎn)換成第一反相脈沖訊號(hào)HCR(η)。采用第一反相脈沖訊號(hào)耦合電路300的好處是當(dāng)系統(tǒng)中脈沖訊號(hào)設(shè)定越多的時(shí)候，所需的電路外部腳位得以有效地控制而不需增加。
[0067]請(qǐng)參照「圖4」，「圖4」所示為本發(fā)明另一實(shí)施例的第一反相脈沖訊號(hào)耦合電路的詳細(xì)電路圖。第一反相脈沖訊號(hào)耦合電路400包含第十七晶體管Τ42、第十八晶體管Τ44、第十九晶體管Τ46、第二十晶體管Τ48、第二十一晶體管Τ50、第二十二晶體管Τ52及第三耦合電容C3。第十七晶體管Τ42的柵極與本身的漏極還有第一電壓節(jié)點(diǎn)LCl電性連接，第十七晶體管Τ42的源極電性連接于第十八晶體管Τ44的漏極、第十九晶體管Τ46的源極、第二十晶體管Τ48的漏極及第二十一晶體管Τ50的漏極，其中第一反相脈沖訊號(hào)HCR(η)是在此節(jié)點(diǎn)上產(chǎn)生。第十八晶體管Τ44的柵極與第二十晶體管Τ48的柵極同樣電性連接至第一脈沖訊號(hào)HC(η)，第十八晶體管Τ44的源極電性連接于第二十晶體管Τ48的源極、第二十二晶體管Τ52的源極及第二訊號(hào)節(jié)點(diǎn)VSS。除此之外，第十九晶體管Τ46的柵極則電性連接于本身的漏極還有第二電壓節(jié)點(diǎn)LC2。第二十一晶體管Τ50的源極電性連接于第二十二晶體管Τ52的漏極及第三耦合電容C3的第一端，且第二十二晶體管Τ52的柵極電性連接于第一柵極控制訊號(hào)G (η)。第十七晶體管Τ42及第十九晶體管Τ46各等效為電阻器，用以提供電壓電平，第十八晶體管Τ44及第二十晶體管Τ48把輸入的第一脈沖訊號(hào)HC(η)轉(zhuǎn)換產(chǎn)生第一反相脈沖訊號(hào)HCR(η)輸出。第一電壓節(jié)點(diǎn)LCl與第二電壓節(jié)點(diǎn)LC2在一實(shí)施例中均例如為比第一脈沖訊號(hào)頻率低的低頻訊號(hào)，但并不以此為限。
[0068]相對(duì)于「圖3」的第一反相脈沖訊號(hào)耦合電路300，圖4的第一反相耦合電路400不使用直流電壓VGH于本身的反相器電路。第一反相耦合電路400使用傳統(tǒng)移位寄存器電路的低頻訊號(hào)LCl以及LC2，可降低直流應(yīng)力(DC Stress)的影響，增加整體移位寄存器電路的使用壽命。
[0069]請(qǐng)同時(shí)參照「圖5」以及「圖2」，「圖5」是根據(jù)本發(fā)明的一實(shí)施例的移位寄存器電路的時(shí)序波形圖。首先，當(dāng)前一級(jí)移位寄存器電路輸出高邏輯電平的柵極控制訊號(hào)G(n-l)至本級(jí)移位寄存器電路的第一驅(qū)動(dòng)訊號(hào)Q(n)時(shí)，第一驅(qū)動(dòng)訊號(hào)Q(n)被預(yù)先充電至某一邏輯電平。舉例而言，在Tl到T2時(shí)間，前一級(jí)移位寄存器電路的柵極控制訊號(hào)G(n-l)為高邏輯電平，且將第一驅(qū)動(dòng)訊號(hào)Q(n)預(yù)先充電至某一邏輯電平。
[0070]此時(shí)，第二晶體管T12以及第四晶體管T16均會(huì)被導(dǎo)通，第一控制訊號(hào)CTLl的電平于Tl時(shí)間時(shí)即會(huì)被下拉至與第二訊號(hào)節(jié)點(diǎn)VSS的電平相同。當(dāng)?shù)谝豢刂朴嵦?hào)CTLl位于低邏輯電平時(shí)(例如Tl到T4時(shí)間內(nèi))，第一下拉控制電路210將無法導(dǎo)通第七晶體管T22，使得第一反相脈沖訊號(hào)HCR(η)無法通過第一稱合電容Cl輸出。換而言之,在Tl到Τ4時(shí)間，第七晶體管Τ22不被致能，故第一反相脈沖訊號(hào)耦合電路230不會(huì)輸出第一反相脈沖訊號(hào)HCR(η)。接著在Τ2到Τ3時(shí)間，第一脈沖訊號(hào)HCl由低邏輯電平改變至高邏輯電平時(shí)，第一脈沖訊號(hào)HCl將被耦合至第一驅(qū)動(dòng)訊號(hào)Q (η)，此時(shí)第一驅(qū)動(dòng)訊號(hào)Q (η)被推升至更高的邏輯電平。[0071]當(dāng)在T4時(shí)間，后兩級(jí)的移位寄存器的柵極控制訊號(hào)G(n+2)電平由低邏輯電平改變至高邏輯電平時(shí)，將藉由第十二晶體管T32去改變第一驅(qū)動(dòng)訊號(hào)Q(n)的電平，進(jìn)而將第一驅(qū)動(dòng)訊號(hào)Q(n)的電平由高邏輯電平改變至低邏輯電平。此時(shí)，第一驅(qū)動(dòng)訊號(hào)Q(n)邏輯電平的改變將使第一控制訊號(hào)CTLl變成高邏輯電平，以致能第七晶體管T22，用以讓第一反相脈沖訊號(hào)稱合電路230輸出第一反相脈沖訊號(hào)HCRl。也就是當(dāng)?shù)谝幻}沖訊號(hào)HCl再次輸出高邏輯電平時(shí)(例如在T6時(shí)間)，此時(shí)第一反相脈沖訊號(hào)稱合電路單兀230便能輸出第一反相脈沖訊號(hào)HCRl以抵補(bǔ)第一驅(qū)動(dòng)訊號(hào)Q(n)的突波。值得注意的是，第一脈沖訊號(hào)HC1、第二脈沖訊號(hào)HC2以及第三脈沖訊號(hào)HC3可以是接續(xù)的脈沖，且第一反相脈沖訊號(hào)HCR1、第二反相脈沖訊號(hào)HCR2以及第三反相脈沖訊號(hào)HCR3也可以是接續(xù)的脈沖，在本實(shí)施例并不以三個(gè)脈沖為限。
[0072]請(qǐng)接續(xù)參照「圖6」，「圖6」是根據(jù)本發(fā)明的一實(shí)施例的移位寄存器電路的模擬波形圖。在此實(shí)施例中，將舉例說明移位寄存器電路實(shí)際模擬數(shù)據(jù)結(jié)果，而其詳細(xì)電路運(yùn)作原理與時(shí)序波形運(yùn)作已于前文說明，不再贅述。在「圖6」中，VKQ(η))為現(xiàn)有移位寄存器電路(未繪于附圖)的第一驅(qū)動(dòng)訊號(hào)Q(n)的電壓，V2(Q(n))為本發(fā)明移位寄存器電路200的第一驅(qū)動(dòng)訊號(hào)Q (η)的電壓，V (HC (η))為第一脈沖訊號(hào)HC (η)的電壓，V (HCR (η))為第一反相脈沖訊號(hào)HCR(η)的電壓。在「圖6」中TC時(shí)間點(diǎn)位置，當(dāng)HC(η)再次輸出高邏輯電平瞬間，V2(Q(n))電壓比Vl(Q(n))電壓低，也就是在TC時(shí)間點(diǎn)位置，本發(fā)明移位寄存器電路200的第一驅(qū)動(dòng)訊號(hào)Q(n)有較小的突波產(chǎn)生。
[0073]換而言之，本發(fā)明中第一反相脈沖訊號(hào)耦合電路單元230此時(shí)輸出第一反相脈沖訊號(hào)HCR(n)以抵補(bǔ)第一驅(qū)動(dòng)訊號(hào)Q(n)的突波，進(jìn)而讓V2 (Q (η))電壓降低，而較小的突波代表著較佳的訊號(hào)品質(zhì)，對(duì)電路的影響也較小。在本實(shí)施例中，現(xiàn)有移位寄存器電路與本發(fā)明的移位寄存器電路200在TC時(shí)間點(diǎn)所模擬的Vl (Q(n))電壓為2伏特(Volt)，而V2(Q(n))電壓為-2伏特(Volt)，故本發(fā)明移位寄存器電路200能有效的降低第一驅(qū)動(dòng)訊號(hào)Q(ri)的突波，但并不以此為限。
[0074]綜上所述，本發(fā)明所揭示的使用于顯示裝置的移位寄存器電路，除了不會(huì)降低電路的驅(qū)動(dòng)能力之外，主要能夠有效的降低驅(qū)動(dòng)訊號(hào)的突波，在增加降低突波功能的同時(shí)還可以節(jié)省外部脈沖訊號(hào)及外部電源輸入腳位數(shù)，可以避免不必要的功率消耗和晶體管壽命的降低。
【權(quán)利要求】
1.一種移位寄存器電路，包含: 一第一下拉控制電路； 一第一下拉電路，電性連接于該第一下拉控制電路； 一第一反相脈沖訊號(hào)耦合電路，用來產(chǎn)生一第一反相脈沖訊號(hào)； 一第一上拉電路，用來產(chǎn)生一第一柵極控制訊號(hào)；以及 一第一主下拉電路，電性連接于該第一上拉電路； 其中，該第一上拉電路接收一第一驅(qū)動(dòng)訊號(hào)與一第一脈沖訊號(hào)以輸出該第一柵極控制訊號(hào)，當(dāng)該第一下拉控制電路內(nèi)部的一第一控制訊號(hào)位于一第一預(yù)定邏輯電平時(shí)，該第一下拉控制電路不致能該第一反相脈沖訊號(hào)耦合電路，該第一主下拉電路改變?cè)摰谝或?qū)動(dòng)訊號(hào)，而當(dāng)改變后的該第一驅(qū)動(dòng)訊號(hào)使該第一下拉控制電路的該第一控制訊號(hào)不再位于該第一預(yù)定邏輯電平時(shí)，該第一反相脈沖訊號(hào)I禹合電路輸出該第一反相脈沖訊號(hào)以抵補(bǔ)該第一驅(qū)動(dòng)訊號(hào)的一突波。
2.如權(quán)利要求1所述的移位寄存器電路，其中該第一反相脈沖訊號(hào)耦合電路包含一第一晶體管，該第一晶體管接收該第一反相脈沖訊號(hào)，并通過一第一電容耦合該第一反相脈沖訊號(hào)至該第一驅(qū)動(dòng)訊號(hào)。
3.如權(quán)利要求1所述的移位寄存器電路，其中該第一反相脈沖訊號(hào)耦合電路還包含一第一反相器接收該第一脈沖訊號(hào)，以產(chǎn)生該第一反相脈沖訊號(hào)。
4.如權(quán)利要求1所述的移位寄存器電路，其中該第一反相脈沖訊號(hào)耦合電路接收一直流電壓。
5.如權(quán)利要求1所述的移位寄存器電路，其中該第一反相脈沖訊號(hào)耦合電路接收比該第一脈沖訊號(hào)頻率低的一低頻訊號(hào)。
6.如權(quán)利要求1所述的移位寄存器電路，還包含一另一反相脈沖訊號(hào)耦合電路與一另一下拉控制電路，當(dāng)該第一下拉控制電路內(nèi)部的一另一控制訊號(hào)位于一第二預(yù)定邏輯電平時(shí)，相對(duì)于該第一下拉控制電路的該另一下拉控制電路不致能該另一反相脈沖訊號(hào)耦合電路。
7.如權(quán)利要求6所述的移位寄存器電路，其中相對(duì)于該第一下拉控制電路的屬于該移位寄存器電路的該另一下拉控制電路內(nèi)部的該另一控制訊號(hào)不再位于該第二預(yù)定邏輯電平時(shí)，該另一反相脈沖訊號(hào)耦合電路被致能，使得該另一反相脈沖訊號(hào)耦合電路輸出一另一反相脈沖訊號(hào)，且稱合該另一反相脈沖訊號(hào)至該第一驅(qū)動(dòng)訊號(hào)。
8.如權(quán)利要求7所述的移位寄存器電路，其中該另一反相脈沖訊號(hào)使得當(dāng)該另一下拉控制電路內(nèi)部的該另一控制訊號(hào)不再位于該第二預(yù)定邏輯電平時(shí)，該突波得以被該另一反相脈沖訊號(hào)抵補(bǔ)。
9.如權(quán)利要求1所述的移位寄存器電路，其中該第一預(yù)定邏輯電平為邏輯低電平。
10.如權(quán)利要求1所述的移位寄存器電路，其中該第一下拉控制電路接收一直流訊號(hào)。
【文檔編號(hào)】G09G3/20GK103578403SQ201310535165
【公開日】2014年2月12日 申請(qǐng)日期:2013年11月1日 優(yōu)先權(quán)日:2013年6月14日
【發(fā)明者】林煒力, 張竣桓, 董哲維, 侯淑方 申請(qǐng)人:友達(dá)光電股份有限公司