專(zhuān)利名稱(chēng)：移位寄存電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種移位寄存器，特別是一種不利用次級(jí)移位寄存器的輸出信號(hào)為反饋信號(hào)的移位寄存器。
背景技術(shù)：
液晶顯示器已經(jīng)成為目前顯示裝置的主流產(chǎn)品，而為了使液晶顯示器能輕量化，將驅(qū)動(dòng)電路設(shè)計(jì)在液晶顯示器的玻璃基板上已是未來(lái)最主要的技術(shù)，不僅可以減少液晶顯示器的體積也可以省下原先驅(qū)動(dòng)電路的成本。以薄膜晶體管液晶顯示器來(lái)說(shuō)，非晶硅(amorphous Si)的制造工藝已是目前主流，但非晶硅的電子遷移率(mobility)低，以非晶硅制成的組件(如薄膜晶體管)若要承受較大電流，則組件本身的溝道寬度必須增大，連帶使得組件體積變大，難以減少電路面積。
圖1為常規(guī)驅(qū)動(dòng)電路中一非晶硅移位寄存器的電路圖。為了使非晶硅移位寄存器輸出到柵極線(xiàn)上的輸出能夠快速充電與放電，非晶硅移位寄存器內(nèi)負(fù)責(zé)充電的薄膜晶體管T4與負(fù)責(zé)放電的薄膜晶體管T5與T6必須要能承受較大的電流，因此溝道寬度較大，一般來(lái)說(shuō)其寬度約在數(shù)千微米左右，而這將會(huì)占據(jù)相當(dāng)大的電路布局空間。此外常規(guī)的非晶硅移位寄存器系利用下一級(jí)輸出為反饋信號(hào)來(lái)進(jìn)行放電，若該非晶硅移位寄存器為最后一級(jí)，則無(wú)下一級(jí)輸出回為反饋信號(hào)，則可能無(wú)法完全放電，如圖2中虛框20所示。圖2則為應(yīng)用圖1所示的非晶硅移位寄存器的驅(qū)動(dòng)電路的時(shí)序圖。在圖2中，曲線(xiàn)21、23、25以及27分別表示第(N-1)、N、(N+1)以及(N+2)級(jí)非晶硅移位寄存器的輸出信號(hào)的充放電情形。在圖2中，(N+2)級(jí)為最后一級(jí)，因此會(huì)出現(xiàn)放電不完全的情形，如虛框20所示。以第(N-1)級(jí)的輸出信號(hào)曲線(xiàn)21為例，其放電時(shí)間約為25us，且在第N級(jí)的輸出信號(hào)23為充電時(shí)，仍未放電完全，使得相鄰兩級(jí)的信號(hào)重疊(如虛框22所示)，造成顯示器無(wú)法正常顯示。
因此如何減少非晶硅移位寄存器的驅(qū)動(dòng)電路所占據(jù)的布局面積，又可消除或減少相鄰兩級(jí)移位寄存器所產(chǎn)生的信號(hào)重疊問(wèn)題是業(yè)界所想解決的。

發(fā)明內(nèi)容
本發(fā)明的目的提供一種非晶硅移位寄存器，可不利用下一級(jí)移位寄存器的輸出信號(hào)為反饋信號(hào)來(lái)進(jìn)行放電。
本發(fā)明目的為提供一種非晶硅移位寄存器，可減少其電路布局所占的區(qū)域面積。
本發(fā)明提供一種移位寄存電路，具有多個(gè)串接級(jí)的移位寄存器，包括一第一晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第一晶體管的柵極與該第一晶體管的第一源/漏極耦接前一串接級(jí)的移位寄存器的輸出信號(hào)。一第二晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第二晶體管的柵極耦接該第一晶體管的第一源/漏極，該第二晶體管的第二源/漏極耦接一低電壓電平。一第三晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第三晶體管的柵極耦接該第二晶體管的第一源/漏極，該第三晶體管的第一源/漏極耦接該第一晶體管的第二源/漏極，該第三晶體管的第二源/漏極耦接該低電壓電平。一第四晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第四晶體管的柵極耦接該第一晶體管的第二源/漏極，該第四晶體管的第一源/漏極耦接一第一時(shí)鐘信號(hào)，該第四晶體管的第二源/漏極耦接一第一輸出端。一第六晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第六晶體管的柵極與該第六晶體管的第一源/漏極耦接一高電壓電平。一第七晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第七晶體管的第一源/漏極與該第六晶體管的第二源/漏極耦接該第二晶體管的第一源/漏極，該第七晶體管的第二源/漏極耦接該低電壓電平。一第八晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第八晶體管的柵極與該第八晶體管的第一源/漏極耦接該高電壓電平源。一第九晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第九晶體管的第一源/漏極耦接該第八晶體管的第二源/漏極及該第二晶體管的第一源/漏極，該第九晶體管的第二源/漏極耦接該低電壓電平，該第九晶體管的柵極與該第七晶體管的柵極耦接該第一輸出端。
本發(fā)明還提供一種移位寄存電路，具有多個(gè)串接級(jí)的移位寄存器，包括一第一晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第一晶體管的柵極與該第一晶體管的第一源/漏極耦接前一串接級(jí)的移位寄存器的輸出信號(hào)。一第二晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第二晶體管的柵極耦接該第一晶體管的第一源/漏極，該第二晶體管的第二源/漏極耦接一低電壓電平。一第三晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第三晶體管的柵極耦接該第二晶體管的第一源/漏極，該第三晶體管的第一源/漏極耦接該第一晶體管的第二源/漏極，該第三晶體管的第二源/漏極耦接該低電壓電平。一第四晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第四晶體管的柵極耦接該第一晶體管的第二源/漏極，該第四晶體管的第一源/漏極耦接一第一時(shí)鐘信號(hào)，該第四晶體管的第二源/漏極耦接一第一輸出端。一第五晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第五晶體管的第一源/漏極耦接該第一輸出端，該第五晶體管的第二源/漏極耦接該低電壓電平。一第一反相裝置，具有一輸入端與一輸出端，其中第一反相裝置的輸出端耦接該第三晶體管的柵極，該第一反相裝置的輸入端耦接該第一輸出端。一第二反相裝置，具有一輸入端與一輸出端，其中該第二反相裝置的輸出端耦接該第五晶體管的柵極，該第二反相裝置的輸入端耦接該第一輸出端。
根據(jù)本發(fā)明的構(gòu)思，該第一與第二反相裝置可為一反相器。
根據(jù)本發(fā)明的構(gòu)思，該第一反相裝置包括一第八晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第八晶體管的柵極與該第八晶體管的第一源/漏極耦接一電源。一第九晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第九晶體管的第一源/漏極與該第八晶體管的第二源/漏極耦接該第一反相裝置的輸出端，該第九晶體管的第二源/漏極耦接該低電壓電平，該第九晶體管的柵極耦接該第一反相裝置的輸入端。
根據(jù)本發(fā)明的構(gòu)思，該第二反相裝置包括一第六晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第六晶體管的柵極與該第六晶體管的第一源/漏極耦接一高電壓電平。一第七晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第七晶體管的第一源/漏極與該第六晶體管的第二源/漏極耦接該第二反相裝置的輸出端，該第七晶體管的第二源/漏極耦接該低電壓電平，該第七晶體管的柵極耦接該第二反相裝置的輸入端。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能還明顯易懂，下文特舉出較佳實(shí)施例，并配合附圖，詳細(xì)說(shuō)明如下


圖1為常規(guī)驅(qū)動(dòng)電路中一非晶硅移位寄存器的電路圖。
圖2則為應(yīng)用圖1所示的非晶硅移位寄存器的驅(qū)動(dòng)電路的時(shí)序圖。
圖3為根據(jù)本發(fā)明的一實(shí)施例的移位寄存器電路圖。
圖4為圖3中移位寄存輸出端的充放電示意圖。
圖5為圖3中反相裝置I1的一實(shí)施例的電路圖。
圖6為圖3中反相裝置I2的一實(shí)施例的電路圖。
圖7為根據(jù)本發(fā)明的另一實(shí)施例的移位寄存器電路圖。
圖8為根據(jù)圖7所示電路的一時(shí)序圖。
圖9為根據(jù)本發(fā)明的另一實(shí)施例的移位寄存器電路圖。
符號(hào)說(shuō)明21、23、25、27、41、43-曲線(xiàn)；20、22-虛框；N1、N2-端點(diǎn)；T1、T2、T3、T4、T5、T6、T7、T8、T9-晶體管；I1、I2-反相裝置具體實(shí)施方式

圖3為根據(jù)本發(fā)明的一實(shí)施例的移位寄存器電路圖。一晶體管T1的柵極與第一源/漏極耦接前一級(jí)(第(N-1)級(jí))移位寄存器輸出端(端點(diǎn)(N-1))的輸出信號(hào)，當(dāng)該前一級(jí)輸出端的輸出信號(hào)為高電壓電平時(shí)，該晶體管T1導(dǎo)通。該晶體管T1的第二源/漏極耦接一晶體管T4的柵極。該晶體管T4的第一源/漏極耦接一時(shí)鐘信號(hào)CLK，該晶體管T4的第二源/漏極耦接第N級(jí)移位寄存器的輸出端點(diǎn)N。一晶體管T2的柵極耦接該晶體管T1的第一源/漏極，該晶體管T2的第二源/漏極耦接一低電壓電平Vss，該晶體管T2的第一源/漏極耦接一晶體管T3的柵極。該晶體管T3的第二源/漏極耦接一低電壓電平Vss，該晶體管T3的第一源/漏極耦接該晶體管T1的第一源/漏極。一反相裝置I1，其輸入端偶接該端點(diǎn)N，輸出端耦接晶體管T3的柵極。一反相裝置I2，輸入端偶接該端點(diǎn)N，輸出端耦接一晶體管T5的柵極。該晶體管T5的第二源/漏極耦接一低電壓電平Vss，該晶體管T5的第一源/漏極耦接該輸出端N。
當(dāng)該前一級(jí)移位寄存器輸出端的輸出信號(hào)為高電壓電平時(shí)，晶體管T1與晶體管T2導(dǎo)通，此時(shí)晶體管T3的柵極因晶體管T2的導(dǎo)通而為低電壓電平，使得晶體管T3為關(guān)斷。晶體管T4接收晶體管T1導(dǎo)通時(shí)前一級(jí)移位寄存器的輸出信號(hào)高電壓電平，因此晶體管T4亦為導(dǎo)通。當(dāng)CLK為高電壓電平時(shí)，第N級(jí)移位寄存器的輸出信號(hào)為高電壓電平，此時(shí)晶體管T4柵極的電壓電平會(huì)再向上提升。當(dāng)CLK變低電壓電平時(shí)，移位寄存器輸出端N的輸出信號(hào)為低電壓電平。此時(shí)通過(guò)反相裝置I1與I2使得晶體管T5與T3導(dǎo)通，此時(shí)晶體管T4的柵極的電壓會(huì)通過(guò)晶體管T3而被放電至低電壓電平而關(guān)斷，而移位寄存器輸出端N的輸出信號(hào)也會(huì)因晶體管T5的導(dǎo)通而維持在低電壓電平。
請(qǐng)參考圖4。圖4為圖3中移位寄存輸出端的充放電示意圖。曲線(xiàn)41為第(N-1)級(jí)移位寄存器的輸出端的充放電曲線(xiàn)，曲線(xiàn)43則為第N級(jí)移位寄存器的輸出端的充放電曲線(xiàn)。由圖4中可發(fā)現(xiàn)利用本發(fā)明的電路可使得移位寄存器可以快速放電，且不會(huì)有如圖2中放電不完全的情形(請(qǐng)見(jiàn)圖上虛框20)。此外移位寄存器具有極短的充放電時(shí)間也可大幅降低液晶顯示器的充電不足問(wèn)題。
在圖3中反相裝置I1與I2較佳實(shí)施例可為一反相器。而為還詳細(xì)說(shuō)明本發(fā)明，本發(fā)明還提供反相裝置I1與I2的一可能電路圖。圖5為圖3中反相裝置I1的一實(shí)施例的電路圖。端點(diǎn)51為反相裝置I1的輸出端，耦接晶體管T3的柵極。端點(diǎn)52為反相裝置I1的輸入端，耦接第N級(jí)移位寄存器的輸出端N的輸出信號(hào)。晶體管T8的柵極與第一源/漏極耦接一高電壓電平VDD，晶體管T8的第二源/漏極耦接該端點(diǎn)51與晶體管T9的第一源/漏極。晶體管T9的柵極耦接端點(diǎn)52，晶體管T9的第二源/漏極耦接一低電壓電平VSS。當(dāng)?shù)贜級(jí)移位寄存器的輸出為高電壓電平時(shí)，該晶體管T9導(dǎo)通，端點(diǎn)51的輸出信號(hào)為低電壓電平。當(dāng)該第N級(jí)移位寄存器的輸出為低電壓電平時(shí)，晶體管T9被關(guān)斷，此時(shí)端點(diǎn)52的電壓電平會(huì)因?yàn)榫w管T8的導(dǎo)通而為高電壓電平。
圖6為圖3中反相裝置I2的一實(shí)施例的電路圖。端點(diǎn)61為反相裝置I2的輸出端，耦接晶體管T5的柵極。端點(diǎn)62為反相裝置I2的輸入端，耦接第N級(jí)移位寄存器的輸出端N的輸出信號(hào)。晶體管T6的柵極與第一源/漏極耦接一高電壓電平Vdd，晶體管T6的第二源/漏極耦接該端點(diǎn)61與晶體管T7的第一源/漏極。晶體管T7的柵極耦接端點(diǎn)62，晶體管T7的第二源/漏極耦接一低電壓電平VSS。當(dāng)?shù)贜級(jí)移位寄存器的輸出為高電壓電平時(shí)，該晶體管T7導(dǎo)通，端點(diǎn)61的輸出信號(hào)為低電壓電平。當(dāng)該第N級(jí)移位寄存器的輸出為低電壓電平時(shí)，晶體管T7被關(guān)斷，此時(shí)端點(diǎn)61的電壓電平會(huì)因?yàn)榫w管T6的導(dǎo)通而為高電壓電平。
圖7為根據(jù)本發(fā)明的另一實(shí)施例的移位寄存器電路圖。一第一晶體管T1的柵極與該第一晶體管的第一源/漏極耦接前一串接級(jí)的移位寄存器的輸出端(N-1)。一第二晶體管T2的柵極耦接該第一晶體管T1的第一源/漏極，該第二晶體管T2的第二源/漏極耦接一低電壓電平VSS。一第三晶體管T3的柵極耦接該第二晶體管T2的第一源/漏極，該第三晶體管T3的第一源/漏極耦接該第一晶體管T1的第二源/漏極，該第三晶體管T3的第二源/漏極耦接該低電壓電平VSS。一第四晶體管T4的柵極耦接該第一晶體管T1的第二源/漏極，該第四晶體管T4的第一源/漏極耦接一第一時(shí)鐘信號(hào)CLK，該第四晶體管T4的第二源/漏極耦接一移位寄存器的輸出端N。一第六晶體管T6的柵極與該第六晶體管T6的第一源/漏極耦接一高電壓電平VDD。一第七晶體管T7的第一源/漏極與該第六晶體管T6的第二源/漏極耦接該第五電晶體T2的柵極，該第七晶體管T7的第二源/漏極耦接該低電壓電平VSS。一第八晶體管，T8的柵極與該第八晶體管T8的第一源/漏極耦接該高電壓電平VDD。一第九晶體管T9的第一源/漏極耦接該第八晶體管T8的第二源/漏極及該第二晶體管T2的第一源/漏極，該第九晶體管T9的第二源/漏極耦接該低電壓電平VSS，該第九晶體管T9的柵極與該第七晶體管T7的柵極耦接移位寄存器的輸出端N。
為了還清楚說(shuō)明圖7的電路運(yùn)作，請(qǐng)參考圖8。圖8為根據(jù)圖7所示電路的一時(shí)序圖。在時(shí)間t1時(shí)，前一串接級(jí)的移位寄存器的輸出端(N-1)的信號(hào)為高電壓電平，第一晶體管T1導(dǎo)通，因此端點(diǎn)N1為高電壓電平。第二晶體管T2也因?yàn)榍耙淮蛹?jí)的移位寄存器的輸出端(N-1)的信號(hào)而導(dǎo)通，因此端點(diǎn)N2電位被耦接到低電壓電平VSS，因此為低電壓電平。在時(shí)間t2時(shí)，前一串接級(jí)的移位寄存器的輸出端(N-1)的信號(hào)變成低電壓電平，第一晶體管T1與第九晶體管T9被關(guān)斷，端點(diǎn)N1的電位沒(méi)有放電路徑可供放電所以維持在高電壓電平，使得第四晶體管T4繼續(xù)導(dǎo)通。此時(shí)第九晶體管T9雖然被關(guān)斷，端點(diǎn)N2不會(huì)被耦接到低電壓電平VSS，但端點(diǎn)N2仍是持續(xù)維持在低電壓電平。第一時(shí)鐘信號(hào)CLK在時(shí)間t2時(shí)為高電壓電平，此時(shí)移位寄存器的輸出端N亦被提升為高電壓電平。而對(duì)第四晶體管T4的第一源/漏極與柵極之間形成耦合電容充電，使得端點(diǎn)N1的電壓電平上升。在時(shí)間t3時(shí)，第一時(shí)鐘信號(hào)CLK為低電壓電平，此時(shí)移位寄存器的輸出端N亦因?yàn)榈谒木w管T4導(dǎo)通而被耦接至低電壓電平。第七晶體管T7的柵極因連接至移位寄存器的輸出端N而被關(guān)斷，而第六晶體管T6導(dǎo)通使得端點(diǎn)N2為高電壓電平，而導(dǎo)通第八晶體管T8，使端點(diǎn)N1上的電位通過(guò)第八晶體管T8而放電，端點(diǎn)N1被迅速下拉至低電壓電平，第四晶體管也因此被關(guān)斷。
由圖8的說(shuō)明可以發(fā)現(xiàn)，圖7所示的移位寄存器可在不接收次級(jí)移位寄存器的輸出信號(hào)即可將移位寄存器的輸出端N的電位下拉至低電壓電平。而為確保移位寄存器的輸出端N能確實(shí)放電至低電壓電平，可根據(jù)圖7的電路圖增加一放電晶體管T5，以對(duì)移位寄存器的輸出端N放電。請(qǐng)參考圖9，圖9為根據(jù)本發(fā)明的另一實(shí)施例的移位寄存器電路圖。在圖9增加一第五晶體管T5，作為移位寄存器的輸出端N的放電晶體管。當(dāng)?shù)谒木w管T4導(dǎo)通且第一時(shí)鐘信號(hào)CLK為低電壓電平時(shí)，移位寄存器的輸出端N為低電壓電平。此時(shí)第七晶體管T7被關(guān)斷，使得第五晶體管T5的柵極接收因第六晶體管T6導(dǎo)通的高電壓電平而導(dǎo)通，此時(shí)移位寄存器的輸出端N被耦接至低電壓電平VSS。
此外，利用本發(fā)明的移位寄存器還可減少電路所占區(qū)域面積。在常規(guī)的移位寄存器中(請(qǐng)參考圖1)，晶體管T1、T4、T5以及T6用以負(fù)責(zé)充放電，因此其寬度約在數(shù)百至數(shù)千微米之間，晶體管T2與T3寬度約為數(shù)百微米。而在圖7中的移位寄存器中，雖然晶體管數(shù)目增加，但是整體電路所占的區(qū)域面積卻是大幅減少，仍較圖2所示的常規(guī)移位寄存器所占區(qū)域面積小。
本發(fā)明雖以?xún)?yōu)選實(shí)施例公開(kāi)如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的構(gòu)思和范圍的情況下，可進(jìn)行還動(dòng)與修改，因此本發(fā)明的保護(hù)范圍以所提出的權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種移位寄存電路，具有多個(gè)串接級(jí)的移位寄存器，包括一第一晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第一晶體管的柵極與該第一晶體管的第一源/漏極耦接前一串接級(jí)的移位寄存器的輸出信號(hào)；一第二晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第二晶體管的柵極耦接該第一晶體管的第一源/漏極，該第二晶體管的第二源/漏極耦接一低電壓電平；一第三晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第三晶體管的柵極耦接該第二晶體管的第一源/漏極，該第三晶體管的第一源/漏極耦接該第一晶體管的第二源/漏極，該第三晶體管的第二源/漏極耦接該低電壓電平；一第四晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第四晶體管的柵極耦接該第一晶體管的第二源/漏極，該第四晶體管的第一源/漏極耦接一第一時(shí)鐘信號(hào)，該第四晶體管的第二源/漏極耦接一第一輸出端；一第六晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第六晶體管的柵極與該第六晶體管的第一源/漏極耦接一高電壓電平；一第七晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第七晶體管的第一源/漏極耦接該第六晶體管的第二源/漏極，該第七晶體管的第二源/漏極耦接該低電壓電平；一第八晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第八晶體管的柵極與該第八晶體管的第一源/漏極耦接該高電壓電平源；以及一第九晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第九晶體管的第一源/漏極耦接該第八晶體管的第二源/漏極及該第二晶體管的第一源/漏極，該第九晶體管的第二源/漏極耦接該低電壓電平，該第九晶體管的柵極與該第七晶體管的柵極耦接該第一輸出端。
2.如權(quán)利要求1所述的移位寄存電路，其中還包括一第五晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第五晶體管的第一源/漏極耦接該第一輸出端，該第五晶體管的第二源/漏極耦接該低電壓電平，該第五晶體管的柵極耦接該第七晶體管的第一源/漏極。
3.如權(quán)利要求1所述的移位寄存電路，其中當(dāng)該移位寄存器為第一級(jí)移位寄存器時(shí)，該前級(jí)移位寄存器的輸出信號(hào)為一激活脈沖信號(hào)。
4.如權(quán)利要求1所述的移位寄存電路，其中該多個(gè)晶體管為NMOS晶體管。
5.如權(quán)利要求1所述的移位寄存電路，其中該多個(gè)晶體管為T(mén)FT薄膜晶體管，設(shè)置于一玻璃基板上。
6.一種移位寄存電路，具有多個(gè)串接級(jí)的移位寄存器，包括一第一晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第一晶體管的柵極與該第一晶體管的第一源/漏極耦接前一串接級(jí)的移位寄存器的輸出信號(hào)；一第二晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第二晶體管的柵極耦接該第一晶體管的第一源/漏極，該第二晶體管的第二源/漏極耦接一低電壓電平；一第三晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第三晶體管的柵極耦接該第二晶體管的第一源/漏極，該第三晶體管的第一源/漏極耦接該第一晶體管的第二源/漏極，該第三晶體管的第二源/漏極耦接該低電壓電平；一第四晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第四晶體管的柵極耦接該第一晶體管的第二源/漏極，該第四晶體管的第一源/漏極耦接一第一時(shí)鐘信號(hào)，該第四晶體管的第二源/漏極耦接一第一輸出端；一第五晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第五晶體管的第一源/漏極耦接該第一輸出端，該第五晶體管的第二源/漏極耦接該低電壓電平；一第一反相裝置，具有一輸入端與一輸出端，其中第一反相裝置的輸出端耦接該第三晶體管的柵極，該第一反相裝置的輸入端耦接該第一輸出端；以及一第二反相裝置，具有一輸入端與一輸出端，其中該第二反相裝置的輸出端耦接該第五晶體管的柵極，該第二反相裝置的輸入端耦接該第一輸出端。
7.如權(quán)利要求6所述的移位寄存電路，其中該第一反相裝置為一反相器。
8.如權(quán)利要求6所述的移位寄存電路，其中該第二反相裝置為一反相器。
9.如權(quán)利要求6所述的移位寄存電路，其中該第一反相裝置包括一第八晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第八晶體管的柵極與該第八晶體管的第一源/漏極耦接一電源；以及一第九晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第九晶體管的第一源/漏極與該第八晶體管的第二源/漏極耦接該第一反相裝置的輸出端，該第九晶體管的第二源/漏極耦接該低電壓電平，該第九晶體管的柵極耦接該第一反相裝置的輸入端。
10.如權(quán)利要求6所述的移位寄存電路，其中該第二反相裝置包括一第六晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第六晶體管的柵極與該第六晶體管的第一源/漏極耦接一電源；以及一第七晶體管，具有一柵極、一第一源/漏極以及一第二源/漏極，其中該第七晶體管的第一源/漏極與該第六晶體管的第二源/漏極耦接該第二反相裝置的輸出端，該第七晶體管的第二源/漏極耦接該低電壓電平，該第七晶體管的柵極耦接該第二反相裝置的輸入端。
11.如權(quán)利要求6所述的移位寄存電路，其中該多個(gè)晶體管為NMOS晶體管。
12.如權(quán)利要求6所述的移位寄存電路，其中該多個(gè)晶體管為T(mén)FT薄膜晶體管，設(shè)置于一玻璃基板上。
13.如權(quán)利要求6所述的移位寄存電路，其中當(dāng)該移位寄存器為第一級(jí)移位寄存器時(shí)，該前級(jí)移位寄存器的輸出信號(hào)為一激活脈沖信號(hào)。
全文摘要
本發(fā)明為一種不利用次級(jí)移位寄存器的輸出信號(hào)為反饋信號(hào)的移位寄存器，利用一閂鎖機(jī)構(gòu)與一時(shí)鐘信號(hào)來(lái)控制移位寄存器輸出信號(hào)的電壓電平。利用本發(fā)明的移位寄存器亦可縮小晶體管的尺寸，且大幅減少電路所占的區(qū)域面積。此外利用本發(fā)明的移位寄存器的驅(qū)動(dòng)電路還可改善相鄰兩級(jí)輸出信號(hào)的重疊情況，減少液晶顯示器的殘影問(wèn)題。
文檔編號(hào)G09G3/36GK1779862SQ20051010679
公開(kāi)日2006年5月31日 申請(qǐng)日期2005年10月12日 優(yōu)先權(quán)日2005年10月12日
發(fā)明者魏俊卿, 吳仰恩, 林威呈 申請(qǐng)人:友達(dá)光電股份有限公司