專利名稱：電平轉(zhuǎn)換、電源電壓發(fā)生、移位、移位寄存器電路和顯示設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電平轉(zhuǎn)換電路(電平移位電路)、電源電壓發(fā)生電路、移位電路、移位寄存器以及顯示設(shè)備，并且尤其涉及形成在絕緣電路板上的電平轉(zhuǎn)換電路、采用該電平轉(zhuǎn)換電路形成的電源電壓發(fā)生電路以及在其中并入該電源電壓發(fā)生電路的顯示設(shè)備。
背景技術(shù)：
采用電流鏡像電路形成的一種電流鏡像型電平轉(zhuǎn)換電路在現(xiàn)有技術(shù)中已經(jīng)公知。例如，在日本專利公開No.2003-347926(下文稱作專利文獻1)披露了這種電流鏡像型電平轉(zhuǎn)換電路中的一種。
圖76示出現(xiàn)有技術(shù)中的一種電流鏡像型電平轉(zhuǎn)換電路結(jié)構(gòu)的實施例。參考圖76，所示出的該電流鏡像型電平轉(zhuǎn)換電路100包括電路操作控制部分101、兩個偏壓移位部分102和103、電平移位部分104以及輸出部分105。
電路操作控制部分101包括兩個P溝道MOS晶體管(下文將P溝道MOS晶體管稱作PMOS晶體管)p101和p102以及N溝道MOS晶體管(下文稱作“NMOS晶體管”)n101。PMOS晶體管p101以及NMOS晶體管n101串聯(lián)連接在一電源線(下文稱作“Vdd線”)與另一電源線(下文稱作“Vss線”)之間，電源線Vdd線上施加正向電源電壓Vdd，另一電源線Vss線上施加負向電源電壓Vss。PMOS晶體管p101和NMOS晶體管n101在柵極和漏極互相連接。
電路操作控制信號xstb從外部施加到PMOS晶體管p101和NMOS晶體管n101的柵極。電路操作控制信號xstb當電路處于待機狀態(tài)(不工作)狀態(tài)時通常具有低電壓，但是當電路工作時通常具有高電壓。PMOS晶體管p102源極連接到Vdd線并且其柵極連接到PMOS晶體管p101和NMOS晶體管n101的柵極。
偏壓移位部分102由兩個PMOS晶體管p103和p104以及NMOS晶體管n102形成。PMOS晶體管p103和NMOS晶體管n102在Vdd線和Vss線之間串聯(lián)連接，并且其柵極彼此連接并且還連接到PMOS晶體管p101和NMOS晶體管n101的漏極。PMOS晶體管p103和NMOS晶體管n102漏極彼此連接。PMOS晶體管p104并聯(lián)連接到NMOS晶體管n102并且在其柵極上接收時鐘CK。偏壓移位部分102實現(xiàn)時鐘CK的DC偏壓的移位操作。
偏壓移位部分103由兩個PMOS晶體管p105和p106以及NMOS晶體管n103形成。PMOS晶體管p105和NMOS晶體管n103串聯(lián)連接在Vdd線和Vss線之間，并且其柵極和漏極彼此連接。PMOS晶體管106并聯(lián)連接到NMOS晶體管n103并且在其柵極接收相位與時鐘CK相反的時鐘xCK。偏壓移位部分103實現(xiàn)反相時鐘xCK的DC偏壓的移位操作。
電平移位部分104由兩個PMOS晶體管p107和p108以及兩個NMOS晶體管n104和n105形成。兩個PMOS晶體管p107和p108源極連接到Vdd線上并且其柵極彼此連接。PMOS晶體管p107的柵極和漏極彼此連接。由此，形成電流鏡像電路。PMOS晶體管p107的漏極(柵極)連接到PMOS晶體管p102的漏極。
NMOS晶體管n104漏極連接到PMOS晶體管p107的漏極(柵極)并且其柵極連接到PMOS晶體管p103和NMOS晶體管n102的漏極。反相時鐘xCK施加到NMOS晶體管n104的源極。NMOS晶體管n105的漏極連接到PMOS晶體管p108的漏極并且其柵極連接到PMOS晶體管p105和NMOS晶體管n103的漏極。時鐘CK施加到NMOS晶體管n105的源極。
從上述結(jié)構(gòu)我們可以發(fā)現(xiàn)，電平移位部分104具有源極輸入型的電流鏡像放大器的電路結(jié)構(gòu)。反相時鐘xCK以及正相時鐘CK分別輸入到NMOS晶體管n104和n105的源極。
輸出部分105由NMOS晶體管n106形成，NMOS晶體管n106的漏極連接到PMOS晶體管p108和NMOS晶體管n105的漏極，并且其源極連接到Vss線。NMOS晶體管n106的柵極還連接到PMOS晶體管p105和NMOS晶體管n103的柵極。
作為一種移位電路，其用作移位寄存器電路的轉(zhuǎn)移級(移位級)，已經(jīng)公知具有電平移位功能的移位電路，其將時鐘脈沖電平移位(電平轉(zhuǎn)換)用作從第一幅值到第二幅值的操作參考。例如，在日本專利公開No.2002-287711(下文稱作專利文獻2)披露了具有電平移位功能的這種移位電路的一種。所述類型的移位寄存器電路用作一種移位寄存器電路，其形成為在顯示設(shè)備或者圖像拾取裝置中使用的掃描器。
圖77示出了一種具有電平移位功能的移位電路結(jié)構(gòu)的實施例。參考圖77，所示出的移位電路100包括作為基本電路的電流鏡像電路101。該電流鏡像電路101由柵極彼此連接的NMOS晶體管n101和n102形成。NMOS晶體管n101呈二極管連接，其中其柵極和漏極彼此連接。彼此反相的時鐘CK和xCK具有低電壓幅值(例如，0到3V)，分別輸入到NMOS晶體管n101和n102的源極。
在電流鏡像電路101中，NMOS晶體管n102的漏極輸出具有VSS-VDD(例如，0到8V)的高電壓幅值，并且在其由反相器102反相后作為轉(zhuǎn)移脈沖OUT輸出。PMOS晶體管p101和p102分別連接在NMOS晶體管n101和n102的漏極以及電源電壓VDD之間。
NMOS晶體管n103和n104串聯(lián)連接在NMOS晶體管n101的漏極和電源電壓VSS之間。轉(zhuǎn)移脈沖IN在由反相器103反相后施加到NMOS晶體管n103的柵極。NMOS晶體管n102的漏極輸出直接施加到NMOS晶體管n104的柵極。
PMOS晶體管p103和p104串聯(lián)連接在PMOS晶體管p101的柵極和電源電壓VDD之間。PMOS晶體管p105和p106串聯(lián)連接到PMOS晶體管p102的柵極和電源電壓VDD。PMOS晶體管p107和p108在NMOS晶體管n102的漏極(PMOS晶體管p102的漏極)和電源電壓VDD之間并聯(lián)連接。
在由反相器102反相之后的NMOS晶體管n102的漏極輸出(即，轉(zhuǎn)移脈沖OUT)，被施加到PMOS晶體管p103、p105和p107的柵極。轉(zhuǎn)移脈沖IN直接施加到PMOS晶體管p104、p106和p108的柵極。
時鐘脈沖xCK通過彼此并聯(lián)連接的NMOS晶體管n105和n106施加到PMOS晶體管p101的柵極。時鐘信號CK通過彼此并聯(lián)連接的NMOS晶體管n107和n108施加到反相器102的柵極。轉(zhuǎn)移脈沖IN直接施加到NMOS晶體管n105和n107的柵極。轉(zhuǎn)移脈沖OUT施加到NMOS晶體管n106和n108的柵極。
PMOS晶體管p109和p110分別連接在NMOS晶體管n103的柵極和電源電壓VDD之間以及NMOS晶體管n102的漏極(PMOS晶體管p102的漏極)和電源電壓VDD之間。低位有效復(fù)位脈沖rst施加到PMOS晶體管p109和p110的柵極。
從上述的電路結(jié)構(gòu)明顯看出，現(xiàn)有技術(shù)中的移位電路100構(gòu)造成使用電流鏡像電路101的電流鏡像型電平移位電路和時鐘提取移位電路的組合。當轉(zhuǎn)移脈沖IN具有高電平或者轉(zhuǎn)移脈沖OUT具有高電平時電平移位電路工作。

發(fā)明內(nèi)容
在現(xiàn)有技術(shù)具有上述結(jié)構(gòu)的電流鏡像型電平轉(zhuǎn)換電路100中，時鐘CK和xCK的DC偏壓首先分別由偏壓移位部分102和103進行移位，并且時鐘CK和xCK最后由電平移位部分104電平移位(電平轉(zhuǎn)換)為幅值為Vss-Vdd的時鐘。因此，漏電流(滲透電流)一直在由圖77中的點劃線的每個箭頭標記所表示的電路部分流動。該漏電流導(dǎo)致電平轉(zhuǎn)換電路100的高功耗。
此外，電流鏡像型電平轉(zhuǎn)換電路100具有將要進行解決的問題，其中，由于形成電流鏡像電路的彼此成對的PMOS晶體管p107和p108必須具有相同的特性，因此該電流鏡像型電平轉(zhuǎn)換電路100在對抗晶體管特性擴散上韌性差。
此外，在現(xiàn)有技術(shù)具有上述結(jié)構(gòu)的具有電平移位功能的移位電路100中，由于其具有包括電流鏡像電路101作為基本電路的電路結(jié)構(gòu)，因此當該電平移位電路工作時，漏電流(滲透電流)一直在電源電壓VDD和時鐘CK和xCK之間(由點劃線箭頭標記所表示的部分)流動。該漏電流導(dǎo)致移位電路100的高功耗。
此外，由于漏電流一直在電源電壓VDD和時鐘CK和xCK之間流動，因此要求可吸收該漏電流的輸出容量。因此，時鐘CK和xCK上的負載高。此外，由于形成電流鏡像電路101的彼此成對的NMOS晶體管n101和n102必須具有相同的特性，因此電流鏡像電路101在對抗晶體管特性擴散上韌性差。
希望提供一種電平轉(zhuǎn)換電路、一種電源電壓發(fā)生電路、一種移位電路、一種移位寄存器電路以及一種顯示設(shè)備，其可以在減小功耗下工作并且可強有力對付晶體管特性擴散。
根據(jù)本發(fā)明的實施例，提供一種電平轉(zhuǎn)換電路，其包括彼此串聯(lián)連接到第一電源電壓和第二電源電壓之間并且彼此導(dǎo)電類型相反的第一和第二晶體管、輸入時鐘信號的時鐘端、連接在時鐘端和第一晶體管柵極之間并且當電路操作控制信號處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第一開關(guān)裝置、連接在第二電源電壓和第二晶體管的柵極之間并且當電路操作控制信號處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第二開關(guān)裝置、以及連接在時鐘端和第二晶體管之間的電容元件。
在具有上述結(jié)構(gòu)的電平轉(zhuǎn)換電路中，當電路操作信號處于有效狀態(tài)時，第一開關(guān)部分具有導(dǎo)通狀態(tài)，并且因此，時鐘信號從時鐘端通過第一開關(guān)裝置提供給第一晶體管的柵極。同時，第二開關(guān)裝置置于關(guān)斷狀態(tài)。因此，第二電源電壓給第二晶體管柵極的供給中斷，并且第二晶體管的柵極置于浮空狀態(tài)。此外，時鐘信號通過由電容元件耦合而傳遞給第二晶體管的柵極。
此時，提供給第一和第二晶體管柵極的時鐘信號具有相同的相位，并且施加給第二晶體管的柵極的時鐘信號的高電平側(cè)上的電壓變成第二電源電壓。第二電源電壓作為相對移位施加到第一晶體管柵極的時鐘信號的高電平側(cè)的電壓而產(chǎn)生的電壓而得到。此外，時鐘信號的幅值具有高于第一和第二晶體管的閾值電平Vth的值。因此，在第一和第二晶體管將要關(guān)斷的時刻，根據(jù)于上述柵極電壓的關(guān)系，它們被確保置于關(guān)斷狀態(tài)。因此，在由第一和第二晶體管形成的互補電路中，可確切的防止晶體管關(guān)斷時的漏電流。
根據(jù)本發(fā)明的另一實施例，提供一種移位電路，該移位電路包括電平移位裝置，用于當控制脈沖處于有效狀態(tài)時將時鐘脈沖從第一幅值電平移位到第二幅值并且輸出該電平移位的時鐘脈沖，以及用于產(chǎn)生控制脈沖的控制脈沖發(fā)生裝置，該電平移位裝置包括在第一電源電壓和第二電源電壓之間串聯(lián)連接并且彼此導(dǎo)電類型相反的第一和第二晶體管，輸入時鐘脈沖的時鐘端，連接在時鐘端和第一晶體管的柵極之間并且當控制脈沖處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第一開關(guān)裝置，連接在第二電源電壓和第二晶體管的柵極之間并且當該控制脈沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第二開關(guān)裝置，以及連接在時鐘端和第二晶體管的柵極之間的電容元件。
在具有上述結(jié)構(gòu)的具有電平移位功能的移位電路中，當控制脈沖處于有效狀態(tài)時，第一開關(guān)裝置具有導(dǎo)通狀態(tài)，并且因此，時鐘脈沖通過第一開關(guān)裝置從時鐘端提供給第一晶體管的柵極。同時，第二開關(guān)裝置置于關(guān)斷狀態(tài)。因此，第二電源電壓給第二晶體管柵極的供給被中斷，并且第二晶體管的柵極置于浮空狀態(tài)。此外，時鐘脈沖通過電容元件的耦合傳遞給第二晶體管的柵極。
此時，施加給第一和第二晶體管的時鐘脈沖具有相同的相位，并且施加給第二晶體管柵極的時鐘脈沖的高電平側(cè)的電壓成為第二電源電壓。該第二電源電壓作為相對移位施加到第一晶體管柵極的時鐘脈沖的高電平側(cè)的電壓而產(chǎn)生的電壓而得到。此外，時鐘脈沖的幅值具有高于第一和第二晶體管的閾值電平Vth的值。因此，在第一和第二晶體管將要關(guān)斷的時刻，根據(jù)上述柵極電壓的關(guān)系，它們被確保置于關(guān)斷狀態(tài)。因此，在由第一和第二晶體管形成的互補電路中，可確切的防止晶體管關(guān)斷時的漏電流。
根據(jù)本發(fā)明的另一實施例，提供一種移位寄存器電路，該移位寄存器電路包括交替級聯(lián)連接的多個第一移位電路對和多個第二移位電路對，每個第一移位電路對包括級聯(lián)連接的第一移位電路和第二移位電路并且同時每個第二移位電路對包括級聯(lián)連接的第三移位電路和第四移位電路，當?shù)谝豢刂泼}沖具有有效狀態(tài)時，第一移位電路可操作，以提取第一時鐘脈沖的低電平側(cè)脈沖，將該低電平側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的低電平側(cè)脈沖，當?shù)谝豢刂泼}沖具有有效狀態(tài)時，第二移位電路可操作，以提取出與第一時鐘脈沖頻率相等但相對第一時鐘脈沖具有1/4周期相移的第二時鐘脈沖低電平側(cè)脈沖，將該低電平側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的低電平側(cè)脈沖，當?shù)诙刂泼}沖具有有效狀態(tài)時，第三移位電路可操作，以提取第一時鐘脈沖的高電平側(cè)脈沖，將該高電平側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的電平側(cè)脈沖，并且當?shù)诙刂泼}沖具有有效狀態(tài)時，第四移位電路可操作，以提取出第二時鐘脈沖的高電平側(cè)脈沖，將該高電平側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的高電平側(cè)脈沖。
在具有上述結(jié)構(gòu)的移位寄存器電路中，多個第一移位電路對和多個第二移位電路對交替級聯(lián)連接意味著第一，第二，第三和第四移位電路級聯(lián)連接并且多組這樣的四個移位電路重復(fù)設(shè)置并且級聯(lián)連接。然后，針對第一、第二、第三和第四移位電路的重復(fù)設(shè)置，交替施加彼此相移1/4周期的第一時鐘脈沖和第二時鐘脈沖。因此，將要用于驅(qū)動移位寄存器電路的頻率可減小到現(xiàn)有技術(shù)中的移位寄存器所使用的時鐘脈沖的一半，其由重復(fù)設(shè)置的相同電路結(jié)構(gòu)的多個移位電路形成。在第一和第二移位電路中，將每個第一和第二時鐘脈沖的低電平(下文稱作“低電壓”)側(cè)脈沖進行提取以實現(xiàn)電平移位(電平轉(zhuǎn)換)。在第三和第四移位電路中，將每個第一和第二時鐘脈沖的高電平(下文稱作“高電壓”)側(cè)脈沖進行提取以實現(xiàn)電平移位。所提取并且電平移位的脈沖作為轉(zhuǎn)移脈沖從每個轉(zhuǎn)移級(移位電路)中輸出。
在具有上述結(jié)構(gòu)的移位寄存器電路中，每個第一和第二移位電路可包括彼此導(dǎo)電類型相反并且在第一電源電壓和第二電源電壓之間串聯(lián)連接的第一和第二晶體管，輸入第一和第二時鐘脈沖的第一時鐘端，連接在第一時鐘端和第一晶體管的柵極之間并且當?shù)谝豢刂泼}沖處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第一開關(guān)裝置，連接在第二電源電壓和第二晶體管的柵極之間并且當?shù)谝豢刂泼}沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第二開關(guān)裝置，以及連接在第一時鐘端和第二晶體管的柵極之間的第一電容元件。同時，每個第三和第四移位電路可包括彼此導(dǎo)電類型相反并且在第一電源電壓和第二電源電壓之間串聯(lián)連接的第三和第四晶體管，輸入第一和第二時鐘脈沖的第二時鐘端，連接在第二時鐘端和第三晶體管的柵極之間并且當?shù)诙刂泼}沖處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第五開關(guān)裝置，連接在比第二電源電壓低出第一和第二時鐘脈沖的幅值電壓的第三電源電壓和第四晶體管的柵極之間并且當?shù)诙刂泼}沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第六開關(guān)裝置，以及連接在第二時鐘端和第四晶體管的柵極之間的第二電容元件。
在具有上述結(jié)構(gòu)的第一和第二移位電路中，由于第一開關(guān)裝置當?shù)谝豢刂泼}沖處于有效狀態(tài)時具有導(dǎo)通狀態(tài)，該時鐘脈沖(第一移位電路的第一時鐘脈沖，以及第二移位電路的第二時鐘脈沖)通過第一開關(guān)裝置從第一時鐘端施加到第一晶體管的柵極。同時，第二開關(guān)裝置置于關(guān)斷狀態(tài)。因此，中斷第二電源電壓向第二晶體管柵極的供給，并且第二晶體管的柵極置于浮空狀態(tài)。此外，該時鐘脈沖通過由第一電容元件耦合而傳遞給第二晶體管的柵極。
此時，施加給第一和第二晶體管柵極的時鐘脈沖具有相同的相位，并且施加給第二晶體管柵極的時鐘脈沖高電平側(cè)上的電壓成為第二電源電壓。該第二電源電壓作為相對移位施加給第一晶體管柵極的時鐘脈沖的高電平側(cè)的電壓而產(chǎn)生的電壓而得到。此外，該時鐘脈沖的幅值高于第一和第二晶體管的閾值電平Vth。因此，在將要關(guān)斷第一和第二晶體管的時刻，根據(jù)上述柵極電壓之間的關(guān)系，它們被確保置于關(guān)斷狀態(tài)。因此，在由第一和第二晶體管形成的互補電路中，可確保防止當晶體管關(guān)斷時的漏電流。同樣，在第三和第四移位電路中，執(zhí)行其操作與第一和第二移位電路基本上類似的操作。
借助于該電平轉(zhuǎn)換電路，移位電路，以及移位寄存器電路，由于可確保防止當晶體管關(guān)斷時的漏電流，因此可減小功耗。另外，由于該電平轉(zhuǎn)換電路，移位電路，以及移位寄存器電路具有不使用電流鏡像電路的電路結(jié)構(gòu)，因此它們可以強有力地抵抗晶體管特性的擴散。


結(jié)合附圖，參考說明書將更清楚本發(fā)明的這些和其它目的，其中圖1是示出根據(jù)本發(fā)明第一實施例的電平轉(zhuǎn)換電路結(jié)構(gòu)的電路圖；圖2是示出當電路操作控制信號處于有效狀態(tài)時圖1的電平轉(zhuǎn)換電路基本電路操作的時序圖；圖3是示出電路操作控制信號相對時鐘脈沖的推薦時序的時序圖；圖4是示出當電路操作控制信號上升為高電平同時時鐘脈沖處于低電平狀態(tài)時的時序關(guān)系的時序圖；圖5是示出根據(jù)本發(fā)明第二實施例的電平轉(zhuǎn)換電路結(jié)構(gòu)的電路圖；圖6是示出圖5的電平轉(zhuǎn)換電路的電路操作的時序圖；圖7是示出根據(jù)本發(fā)明應(yīng)用1的電源電壓發(fā)生電路結(jié)構(gòu)的方框圖；圖8是示出圖7中所示的緩沖部分結(jié)構(gòu)的實施例的方框圖；圖9是示出圖8中所示的反相器電路結(jié)構(gòu)實施例的電路圖；圖10是示出圖7中所示的負電源發(fā)生部分結(jié)構(gòu)實施例的電路圖；圖11是示出根據(jù)本發(fā)明應(yīng)用2的電源電壓發(fā)生電路結(jié)構(gòu)的電路圖；圖12是示出圖11中所示的NAND電路結(jié)構(gòu)實施例的電路圖；圖13是示出基于圖11中所示的緩沖部分的輸出產(chǎn)生復(fù)位脈沖的地方的時序關(guān)系的時序圖；圖14是示出根據(jù)本發(fā)明應(yīng)用實施例的有源矩陣型液晶顯示設(shè)備結(jié)構(gòu)的實施例的電路圖；圖15是示出根據(jù)本發(fā)明第三實施例的移位電路的電路結(jié)構(gòu)的電路圖；圖16是示出圖15的移位電路的時鐘脈沖，輸入脈沖，控制脈沖，反相控制脈沖和輸出脈沖的電平關(guān)系以及時序關(guān)系的時序圖；圖17是示出根據(jù)實施例1的電平移位部分結(jié)構(gòu)的電路圖；圖18是圖17的電平移位部分的電路操作的時序圖；圖19是示出根據(jù)實施例2的電平移位部分結(jié)構(gòu)的電路圖；
圖20是示出圖19的電平移位部分的電路操作的時序圖；圖21是示出根據(jù)第三實施例的變形1的移位電路的電路結(jié)構(gòu)的方框圖；圖22是示出根據(jù)實施例3的電平移位部分結(jié)構(gòu)的電路圖；圖23是示出圖22的電平移位部分的電路操作的時序圖；圖24是示出根據(jù)第三實施例的變形2的移位電路的電路結(jié)構(gòu)的方框圖；圖25是示出根據(jù)實施例1的控制脈沖發(fā)生部分結(jié)構(gòu)的方框圖；圖26是示出圖25的控制脈沖發(fā)生部分的電路操作的時序圖；圖27是示出圖25中所示的NOR電路結(jié)構(gòu)的實施例的電路圖；圖28是示出圖25中所示的反相器電路結(jié)構(gòu)的實施例的電路圖；圖29是示出根據(jù)實施例2的控制脈沖發(fā)生部分結(jié)構(gòu)的方框圖；圖30是示出圖29的控制脈沖發(fā)生部分的電路操作的時序圖；圖31是示出根據(jù)實施例3的控制脈沖發(fā)生部分結(jié)構(gòu)的方框圖；圖32是示出圖31的控制脈沖發(fā)生部分的電路操作的時序圖；圖33是示出根據(jù)實施例4的控制脈沖發(fā)生部分結(jié)構(gòu)的方框圖；圖34是示出根據(jù)第三實施例的變形3的移位電路的電路結(jié)構(gòu)的方框圖；圖35是示出根據(jù)第三實施例的變形4的移位電路的電路結(jié)構(gòu)的方框圖；圖36是示出根據(jù)第三實施例的變形5的移位電路的電路結(jié)構(gòu)的方框圖；圖37是示出圖34，35和36的移位電路的電路操作的時序圖；圖38是示出根據(jù)本發(fā)明應(yīng)用3的移位寄存器電路結(jié)構(gòu)的方框圖；圖39是示出圖38的移位寄存器電路操作的時序圖；圖40是示出根據(jù)本發(fā)明應(yīng)用4的移位寄存器電路結(jié)構(gòu)的方框圖；圖41是示出圖40的移位寄存器電路操作的時序圖；圖42是示出根據(jù)本發(fā)明應(yīng)用5的移位寄存器電路結(jié)構(gòu)的方框圖；圖43是示出圖42的移位寄存器電路操作的時序圖；圖44是根據(jù)本發(fā)明應(yīng)用6的移位寄存器電路結(jié)構(gòu)的方框圖；圖45是示出根據(jù)本發(fā)明應(yīng)用7的移位寄存器電路結(jié)構(gòu)的方框圖；圖46是示出圖45的移位寄存器電路操作的時序圖；圖47是示出圖45中所示的TRN電路結(jié)構(gòu)實施例的電路圖；圖48是示出圖47的TRN電路操作的時序圖；圖49和50是示出其中在轉(zhuǎn)移脈沖之間設(shè)置消隱周期的時序關(guān)系的時序圖；圖51是示出Vin電壓發(fā)生電路結(jié)構(gòu)的實施例的電路圖；圖52和53是示出圖51的Vin電壓發(fā)生電路的不同操作的時序圖；圖54是示出根據(jù)本發(fā)明另一應(yīng)用實施例的有源矩陣型液晶顯示設(shè)備結(jié)構(gòu)的實施例的方框圖；圖55是示出根據(jù)本發(fā)明第四實施例的移位寄存器電路結(jié)構(gòu)的方框圖；圖56是示出圖55的移位寄存器電路操作的時序圖；圖57是示出圖55中所示的第一和第二移位電路結(jié)構(gòu)的實施例的方框圖；圖58是示出圖57中所示的電平移位部分結(jié)構(gòu)的實施例的電路圖；圖59是示出圖58的電平移位部分操作的時序圖；圖60是示出圖56中所示的控制脈沖發(fā)生部分結(jié)構(gòu)的實施例的方框圖；圖61是示出圖60的控制脈沖發(fā)生部分電路操作的時序圖；圖62是示出圖55中所示的第三和第四移位電路結(jié)構(gòu)的實施例的方框圖；圖63是示出圖62中所示的電平移位部分結(jié)構(gòu)的實施例的電路圖；圖64是示出圖63的電平移位部分電路操作的時序圖；圖65是示出根據(jù)本發(fā)明第五實施例的移位寄存器電路結(jié)構(gòu)的方框圖；圖66是示出圖65的移位寄存器電路操作的時序圖；圖67是示出圖65中所示的第一和第二移位電路結(jié)構(gòu)的實施例的方框圖；圖68是示出圖67中所示的控制脈沖發(fā)生部分結(jié)構(gòu)的方框圖；圖69是示出圖67的控制脈沖發(fā)生部分電路操作的時序圖；圖70是示出圖65中所示的第三和第四移位電路結(jié)構(gòu)的實施例的方框圖；圖71是示出圖55中所示的3輸入AND電路結(jié)構(gòu)的實施例的電路圖；圖72是示出反相器電路結(jié)構(gòu)的實施例的電路圖；圖73是示出圖60中所示的2輸入NOR電路結(jié)構(gòu)的實施例的電路圖；圖74是示出圖65中所示的3輸入NOR電路結(jié)構(gòu)的實施例的電路圖；圖75是示出圖68中所示的2輸入NAND電路結(jié)構(gòu)的實施例的電路圖；圖76是示出現(xiàn)有技術(shù)中電流鏡像型電平轉(zhuǎn)換電路結(jié)構(gòu)的實施例的電路圖；以及圖77是示出現(xiàn)有技術(shù)中具有電平移位功能的移位電路的電路圖。
具體實施例方式圖1示出了根據(jù)本發(fā)明第一實施例的電平轉(zhuǎn)換電路的電路結(jié)構(gòu)。參考圖1，根據(jù)本實施例的電平轉(zhuǎn)換電路10使用第一電源電壓Vss以及第二電源電壓Vdd作為操作電源電壓，并且執(zhí)行實現(xiàn)將例如0到3V的第一幅值的時鐘信號CK電平轉(zhuǎn)換(電平移位)到尤其是Vss-Vdd(例如，0到8V)的第二幅值的另一時鐘信號的電路操作。
該電平轉(zhuǎn)換電路10包括互補電路11，反相器12，第一到第三開關(guān)電路13到15，單向電路16，以及電容元件C。
互補電路11包括串聯(lián)連接在電源電壓Vss和電源電壓Vdd之間并且導(dǎo)電類型彼此相反的第一和第二晶體管，即，NMOS晶體管n11以及PMOS晶體管p11。NMOS晶體管n11和PMOS晶體管p11的漏極連接到電路輸出端17。
反相器12串聯(lián)連接在電源電壓Vss和電源電壓Vdd之間并且具有CMOS反相器結(jié)構(gòu)，該CMOS反相器結(jié)構(gòu)包括柵極和漏極分別共同連接的NMOS晶體管n12和PMOS晶體管p12。NMOS晶體管n12和PMOS晶體管p12的柵極連接到控制端18，電路操作控制信號“xstb”從外部提供給控制端18。
電路操作控制信號“xstb”當電路處于待機狀態(tài)(不工作狀態(tài))時通常具有電源電壓Vss(下文稱作“低電壓”)，但是當電路處于工作狀態(tài)時通常具有電源電壓Vdd(下文稱作“高電壓”)。
第一開關(guān)電路13由CMOS開關(guān)形成，該CMOS開關(guān)包括彼此并聯(lián)連接的NMOS晶體管n13和PMOS晶體管p13。第一開關(guān)電路13輸入端連接到時鐘端19(例如幅值為0到3V的時鐘脈沖CK從外部供應(yīng)到時鐘端19)，并且其輸出端連接到NMOS晶體管n1的柵極。
此外，NMOS晶體管n13的柵極連接到反相器12的輸入端(NMOS晶體管n12以及PMOS晶體管p12的柵極)。同時，PMOS晶體管p13輸入端連接到反相器12的輸出端(NMOS晶體管n12和PMOS晶體管p12的漏極)。因此，電路操作控制信號“xstb”供應(yīng)到NMOS晶體管n13的柵極，同時，相位與電路操作控制信號“xstb”相反的信號供應(yīng)到PMOS晶體管p13的柵極。
應(yīng)該注意到，盡管CMOS開關(guān)此處用作第一開關(guān)電路13，其中時鐘脈沖CK的高電壓遠遠低于電源電壓Vdd以至于不必考慮晶體管的閾值電平Vth，但即使開關(guān)僅由一個NMOS晶體管形成，也可確保足夠的裕量。因此，在這種情況下，僅有一個NMOS晶體管形成的開關(guān)可用作第一開關(guān)電路13。其中使用僅有一個NMOS晶體管形成的開關(guān)的地方，不必產(chǎn)生與電路操作控制信號“xstb”相位相反的信號，并且因此，可省略反相器12。
第二開關(guān)電路14由連接在電源電壓Vdd和PMOS晶體管p11之間的PMOS晶體管p14形成，這樣其接收作為柵極輸入的電路操作控制信號“xstb”。第二開關(guān)電路14當電路操作控制信號“xstb”具有有效狀態(tài)(高電壓)時置于關(guān)斷狀態(tài)，以將PMOS晶體管p11的柵極置于浮空狀態(tài)。
第三開關(guān)電路15由連接在電源電壓Vdd和NMOS晶體管n11的柵極之間的PMOS晶體管p15形成，這樣其接收作為柵極輸入的電路操作控制信號“xstb”。第三開關(guān)電路15當電路操作控制信號“xstb”處于有效狀態(tài)時置于關(guān)斷狀態(tài)，以將NMOS晶體管n11的柵極和電源電壓Vdd彼此電氣斷開。
單向電路16包括具有二極管連接-即柵極和漏極共同連接的NMOS晶體管n14和同樣具有二極管連接的PMOS晶體管p16。單向電路16連接在PMOS晶體管p11的柵極和電源電壓Vdd之間。單向電路16當節(jié)點B的電壓，即PMOS晶體管p11的柵極上的電壓，高于電源電壓Vdd時進行工作，以調(diào)整節(jié)點B的電壓使其等于電源電壓Vdd。
然而，即使節(jié)點B的電壓調(diào)整由單向電路16執(zhí)行，但實際上節(jié)點B的電壓僅下降到等于MOS晶體管n14和p16的閾值電平Vth和電源電壓Vdd的和的電壓。
電容元件C連接到時鐘端19以及NMOS晶體管n11的柵極。因此，時鐘脈沖CK通過電容元件C耦合而傳遞到PMOS晶體管p11的柵極。
現(xiàn)在，參考圖2到4描述根據(jù)第一實施例的具有上述結(jié)構(gòu)的電平轉(zhuǎn)換電路10的電路操作。
首先，參考圖2描述當電路操作控制信號“xstb”處于有效狀態(tài)，即，具有高電平(電源電壓Vdd)時電平轉(zhuǎn)換電路10的基本電路操作。
如果電路操作控制信號“xstb”置于有效狀態(tài)，那么第一開關(guān)電路13置于導(dǎo)通狀態(tài)，同時第二和第三開關(guān)電路14和15置于關(guān)斷狀態(tài)。當?shù)谝婚_關(guān)電路13置于導(dǎo)通狀態(tài)時，時鐘脈沖CK通過第一開關(guān)電路13從時鐘端19施加到NMOS晶體管n11的柵極。
同時，當?shù)诙偷谌_關(guān)電路14和15置于關(guān)斷狀態(tài)時，中斷供給PMOS晶體管p11和NMOS晶體管n11的柵極的電源電壓Vdd，并且PMOS晶體管p11的柵極置于浮空狀態(tài)。因此，來自時鐘端19的時鐘脈沖通過電容元件C耦合而傳遞到PMOS晶體管p11的柵極。
此時，盡管施加到PMOS晶體管p11和NMOS晶體管n11的柵極的時鐘脈沖CK具有相同的相位，但施加給PMOS晶體管p11的柵極的時鐘脈沖CK的高壓側(cè)電壓具有電源電壓Vdd。因此，節(jié)點B的電壓VB，即，PMOS晶體管p11的柵極電壓，被認為是從節(jié)點A的電壓VA，即NMOS晶體管n11的柵極電壓相對移位的電壓。
此外，時鐘脈沖CK的幅值大于PMOS晶體管p11和NMOS晶體管n11的閾值電平Vth的值。因此，在PMOS晶體管p11和NMOS晶體管n11將要關(guān)斷的時刻，根據(jù)節(jié)點A和B的電壓VA和VB的關(guān)系，它們被確保置于關(guān)斷狀態(tài)。因此，由PMOS晶體管p11和NMOS晶體管n11形成的互補電路11可將時鐘脈沖CK電平轉(zhuǎn)換到Vss-Vdd幅值的時鐘脈沖“輸出”，同時確保防止處于關(guān)斷狀態(tài)的MOS晶體管p11和n11的漏電流。
圖3示出了電路操作控制信號“xstb”相對于時鐘脈沖CK的推薦時間。從圖3的時序圖可以看出，電路操作控制信號“xstb”的時間如此優(yōu)選設(shè)定使得，當時鐘脈沖CK處于高狀態(tài)的同時，電路操作控制信號“xstb”從無效狀態(tài)變?yōu)橛行顟B(tài)，即，從低電平上升為高電平。這樣進行時間設(shè)定的結(jié)果是，在電路操作控制信號“xstb”馬上上升為高電平之前，第二開關(guān)電路14處于導(dǎo)通狀態(tài)。因此，節(jié)點B上的電壓VB為電源電壓Vdd，并且因此，節(jié)點B上的電壓VB以計劃方式從驅(qū)動開始時刻點上開始動作。
圖4示出了當電路操作控制信號“xstb”上升為高電平同時時鐘脈沖CK處于低電平狀態(tài)時的時序關(guān)系。當電路操作控制信號“xstb”上升為高電平同時時鐘脈沖CK處于低電平狀態(tài)時，其中時鐘脈沖CK的高電壓由Vin表示，電路操作在節(jié)點B的電壓VB上升為Vdd+Vin的狀態(tài)時開始。
在這種情況下，節(jié)點B上的電壓VB由單向電路16進行調(diào)節(jié)以便等于電源電壓Vdd，當節(jié)點B上的電壓VB高于電源電壓Vdd時單向電路16工作。然而，實際上，節(jié)點B上的電壓VB僅下降到等于電源電壓Vdd以及MOS晶體管n14和p16的閾值電平Vth的和的電壓。
從前面明顯看出，盡管甚至于其中時序關(guān)系如圖4所示那樣而電路操作不會有問題，也已經(jīng)考慮到達電路操作有保證或者進一步穩(wěn)定操作的時間段，但是相當優(yōu)選的是采用圖3的時序關(guān)系，即，時鐘脈沖CK處于高狀態(tài)的同時的電路操作控制信號“xstb”上升為高電平的時序關(guān)系。
如上所述，用于將第一幅值(例如，0-3V)的時鐘脈沖CK電平轉(zhuǎn)換到第二幅值(例如，0-8V)的時鐘脈沖“輸出”的電平轉(zhuǎn)換電路10包括，作為基本電路，由NMOS晶體管n11和PMOS晶體管p11所形成的互補電路11。然后，一旦電平轉(zhuǎn)換電路10開始電路操作，時鐘脈沖CK施加到NMOS晶體管n11的柵極，同時將通過電容元件C耦合而相對移位到電源電壓Vdd側(cè)后的時鐘脈沖CK施加到PMOS晶體管p11的柵極。因此，在NMOS晶體管n11和PMOS晶體管p11將要關(guān)斷的時刻，確保它們被置于關(guān)斷狀態(tài)。因此，沒有漏電流流到互補電路11。
由于這種方式中沒有漏電流流過電平轉(zhuǎn)換電路10，因此可實現(xiàn)電平轉(zhuǎn)換電路10功耗的減小。此外，由于由導(dǎo)電類型相反的晶體管形成的互補電路11用作基本電路，因此與采用電流鏡像電路作為基本電路的現(xiàn)有技術(shù)中的電平轉(zhuǎn)換電路相比，該電平轉(zhuǎn)換電路可有利對抗晶體管特性(閾值電平Vth，漏源電流Ids，等等)中的擴散。另外，僅要求時鐘脈沖CK和電路操作控制信號“xstb”兩種信號作為將要輸入的時鐘信號，因而與現(xiàn)有技術(shù)中要求時鐘脈沖CK和相位相反的xCK的電平轉(zhuǎn)換電路相比，可減小所要求的時鐘信號的數(shù)量。
圖5示出了根據(jù)本發(fā)明第二實施例的電平轉(zhuǎn)換電路的電路結(jié)構(gòu)。
參考圖5，根據(jù)第二實施例的電平轉(zhuǎn)換電路20除第一實施例的電平轉(zhuǎn)換電路10的元件，即，互補電路11，反相器12，第一到第三開關(guān)電路13到15，單向電路16，以及電容元件C以外還包括復(fù)位電路21。
復(fù)位電路21由連接在電源電壓Vdd和PMOS晶體管p11的柵極之間的PMOS晶體管p17組成，以便接收、從外部施加給復(fù)位端22的復(fù)位脈沖“rst”，作為柵極其輸入。復(fù)位脈沖“rst”是當時鐘脈沖CK具有高電平時表現(xiàn)出低電平的脈沖信號。當復(fù)位脈沖“rst”變?yōu)榈碗娖綍r復(fù)位電路21置于導(dǎo)通狀態(tài)，由此提供電源電壓Vdd給PMOS晶體管p11的柵極。
現(xiàn)在，參考圖6描述具有上述結(jié)構(gòu)的第二實施例的電平轉(zhuǎn)換電路20的電路操作。
復(fù)位脈沖“rst”具有如此設(shè)定的時序關(guān)系，在低電平周期里其占空比比高電平周期里的長，并且該低電平周期包括在時鐘脈沖CK的高電平周期中。在此，要求復(fù)位脈沖“rst”的低電平周期是一個足以將節(jié)點B上的電壓VB充電到電源電壓Vdd的時間段。
從圖6的時序圖還可以看出，節(jié)點B上的電壓VB邏輯上應(yīng)等于電源電壓Vdd。然而，實際上，節(jié)點B上的電壓VB與電源電壓Vdd有一點點偏離。設(shè)置復(fù)位電路21以便調(diào)節(jié)與電源電壓Vdd之間的小的偏離。
在復(fù)位電路21中，PMOS晶體管p17響應(yīng)當時鐘脈沖CK具有高電平時表現(xiàn)出低電平復(fù)位脈沖“rst”置于導(dǎo)通狀態(tài)。因此，每當時鐘脈沖CK表現(xiàn)高電平，電源電壓Vdd就被供應(yīng)給節(jié)點B(PMOS晶體管p11的柵極)。
結(jié)果是，節(jié)點B上的電壓VB在時鐘脈沖CK的高電平周期確保等于電源電壓Vdd。換句話說，在本實施例中，在時鐘脈沖CK的每個周期之后，復(fù)位電路21周期性執(zhí)行確保將節(jié)點B上的電壓VB設(shè)定為電源電壓Vdd的操作。因此，確保執(zhí)行電平轉(zhuǎn)換電路20的電路操作。
下面將更詳細地描述確保執(zhí)行電路操作。在其中電路操作控制信號“xstb”具有高電平的電路操作周期內(nèi)，由于PMOS晶體管p14表現(xiàn)為關(guān)斷狀態(tài)，因此節(jié)點B具有浮空狀態(tài)。因此，節(jié)點B上的電壓VB通過本征電容或者其它類似的而易受到混入噪聲等的影響，并且必須在保持浮空狀態(tài)的同時控制電壓VB。如果電壓VB變得高于電源電壓Vdd，那么節(jié)點B上的電壓VB通過單向電路16的動作而實際調(diào)節(jié)成電壓Vdd+Vth，這樣電壓VB等于電源電壓Vdd。
然而，單向電路16為僅當電壓VB變得高于電源電壓Vdd時才動作的電路。因此，如果電壓VB變得低于電壓電壓Vdd，那么其中節(jié)點B上的電壓VB低于電源電壓Vdd的狀態(tài)將繼續(xù)，除非電路操作信號“xstb”一旦在其返回到低電平狀態(tài)后置于高電平狀態(tài)，并且如果電壓VB變得相當?shù)?，那么電路操作將不能繼續(xù)。
相反，借助于根據(jù)第二實施例的電平轉(zhuǎn)換電路20，由于在電路操作周期內(nèi)由復(fù)位電路21確保將設(shè)置為浮空狀態(tài)的節(jié)點B的節(jié)點B上的電壓VB周期性設(shè)定為電源電壓Vdd的動作，對于這種情況尤其如此，所以就能夠防止電壓VB的過度下降。因此，可確保執(zhí)行電路操作。
電平轉(zhuǎn)換電路10和20可廣泛地作為將第一幅值的時鐘脈沖CK電平轉(zhuǎn)換(電平移位)到第二幅值的時鐘脈沖“輸出”的電平轉(zhuǎn)換電路使用，并且作為一個實施例，可使用在電源電壓發(fā)生電路中。電源電壓發(fā)生電路基于時鐘脈沖執(zhí)行電路操作。下面，描述在電源電壓發(fā)生電路中采用根據(jù)第一或第二實施例的電平轉(zhuǎn)換電路10或者20的幾種應(yīng)用。
圖7示出了根據(jù)本發(fā)明應(yīng)用1的電源電壓發(fā)生電路的結(jié)構(gòu)。參考圖7，根據(jù)本應(yīng)用1的電源電壓發(fā)生電路30包括電平移位部分(LSa)31，緩沖部分(BUFa)32，以及負電源電壓發(fā)生部分(GENa)33。此外，電源電壓發(fā)生電路30包括根據(jù)第一實施例的電平轉(zhuǎn)換電路10或者根據(jù)上述第二實施例的電平轉(zhuǎn)換電路20，作為其電平移位部分31。
圖8示出緩沖部分32的結(jié)構(gòu)的實施例。參考圖8，所示的緩沖部分32包括級聯(lián)連接的三個反相器電路321，322和323。這三個反相器電路321，322和323這樣進行構(gòu)造，晶體管大小從輸入側(cè)上的反相器電路321到輸出側(cè)上的反相器電路323逐漸增加，以便確保下一級的驅(qū)動容量。
參考圖9，例如，對于反相器電路321，322，和323，使用CMOS反相器，其中PMOS晶體管p21和NMOS晶體管n21串聯(lián)連接在電源電壓Vdd和電源電壓Vss之間，這樣使得其柵極和漏極彼此分別連接。然而，實際上，反相器321，322，和323不必由CMOS反相器形成。
圖10示出了負電源電壓發(fā)生部分33結(jié)構(gòu)的實施例。參考圖10，所示的負電源電壓發(fā)生部分33包括兩個電容器CA1和CA2，兩個箝位電路331和332，以及采樣電路333。相位相反的時鐘脈沖“xin”和“in”分別通過時鐘端334和335輸入到負電源電壓發(fā)生部分33。相位相反的時鐘脈沖“xin”和“in”通過緩沖部分32傳遞由電平移位部分31電平轉(zhuǎn)換的幅值為Vss-Vdd的時鐘脈沖“輸出”而得到。
兩個電容器CA1和CA2動作，以分別阻斷時鐘脈沖“xin”和“in”的DC成分。箝位電路331由連接在電容器CA1的輸出端和電源電壓Vss之間并且連接到電容器CA2的輸出端的PMOS晶體管p22形成，并且箝位電源電壓Vss上的電容器CA1的輸出電平。箝位電路332由連接在電容器CA2的輸出端和電源電壓Vss之間并且連接到電容器CA1的輸出端上的PMOS晶體管p23形成，并且箝位電源電壓Vss上的電容器CA2的輸出電平。
采樣電路333由連接在電容器CA1和電路輸出端336之間并且連接到電容器CA2的輸出端上的NMOS晶體管n22形成，并且基于箝位電路332的箝位輸出采樣箝位電路331的箝位輸出。負電源電壓-Vdd作為箝位電路331和332以及采樣電路333的操作結(jié)果而從電路輸出端336輸出。
如上所述，其中根據(jù)上述的第一或第二實施例的電平轉(zhuǎn)換電路10或20用作電源電壓發(fā)生電路30中電平移位部分31，該電源電壓發(fā)生電路30具有電平移位部分31，緩沖部分32，以及負電源發(fā)生部分33，由于在電平轉(zhuǎn)換電路10或20中防止漏電流，所以功耗可以被抑制的很低。因此，可實現(xiàn)電源電壓發(fā)生電路30的低功耗。
圖11示出根據(jù)本發(fā)明應(yīng)用2的電源電壓發(fā)生電路的結(jié)構(gòu)。
參考圖11，在根據(jù)應(yīng)用2的電源電壓發(fā)生電路40中，使用根據(jù)第二實施例的電平轉(zhuǎn)換電路20作為電平移位部分31。根據(jù)第二實施例的電平轉(zhuǎn)換電路20這樣構(gòu)造，使得其包括周期性確保設(shè)定節(jié)點B上的電壓VB為電源電壓Vdd的復(fù)位電路21，其中在電路操作期，節(jié)點B被置于浮空狀態(tài)。因此，需要用于控制復(fù)位電路21的復(fù)位脈沖“rst”。
根據(jù)應(yīng)用2的電源電壓發(fā)生電路40的特征在于使用電源電壓發(fā)生電路30中的延遲而使復(fù)位脈沖“rst”在電源電壓發(fā)生電路40內(nèi)部產(chǎn)生。更特別的是，將緩沖部分32的第一級上的反相器電路321的輸出x1以及第二級上的反相器電路322的輸出x2提取，并且輸入到NAND電路34的兩個輸入，這樣低電平有效的復(fù)位脈沖“rst”作為NAND電路34的輸出產(chǎn)生。
圖12示出NAND電路34結(jié)構(gòu)的實施例。參考圖12，所示的NAND電路34包括彼此串聯(lián)連接在電路輸出端343和電源電壓Vss之間并且其柵極連接到電路輸入端341和342的NMOS晶體管n23和n24，以及在電源電壓Vdd和電路輸出端343之間彼此并聯(lián)連接并且其柵極分別連接到電路輸入端341和342的PMOS晶體管p24和p25。應(yīng)該注意到所述的電路結(jié)構(gòu)僅是一個實施例，并且NAND電路34的結(jié)構(gòu)并不局限于剛剛所述的電路結(jié)構(gòu)。
圖13示出了基于緩沖部分32的輸出x1和x2產(chǎn)生復(fù)位脈沖“rst”的時序關(guān)系。如圖13所示，通過采用電源電壓發(fā)生電路30的延遲而在第一級上的反相器電路321的輸出x1和第二級上的反相器電路322輸出x2之間執(zhí)行NAND操作，而使低電平有效復(fù)位脈沖“rst”可在電源電壓發(fā)生電路40中產(chǎn)生。
在緩沖部分32需要更大延遲的地方，可采用其中增加緩沖部分32中的反相器的級數(shù)(該數(shù)量應(yīng)為奇數(shù))的一種方法，也可采用通過設(shè)置電路常數(shù)來引起進一步延遲的另一種方法或者類似方法。
其中，在電源電壓發(fā)生電路40中(其采用根據(jù)第二實施例的電平轉(zhuǎn)換電路20作為電平移位部分31)，采用緩沖部分32中的延遲而在電源電壓發(fā)生電路40的內(nèi)部產(chǎn)生低電平有效的復(fù)位脈沖“rst”，因此消除了從外部輸入復(fù)位脈沖“rst”的必要性。因此，可以去掉用于接收復(fù)位脈沖“rst”的端子。
應(yīng)在注意到，盡管在上述的應(yīng)用1和2中，電源電壓發(fā)生電路30和40形成為包括負電源電壓發(fā)生部分33的負電源電壓發(fā)生電路，但還可以同樣應(yīng)用具有正電源電壓部分的正電源電壓發(fā)生電路。
根據(jù)應(yīng)用1和2的電源電壓發(fā)生電路30和40可廣泛用于基于時鐘脈沖執(zhí)行電路操作的電源電壓發(fā)生電路。作為一個實施例，電源電壓發(fā)生電路30和40可用作與驅(qū)動電路集成型的顯示設(shè)備的一個外圍驅(qū)動電路。在該顯示設(shè)備中，外圍驅(qū)動電路(其用于驅(qū)動其中包括光電元件的像素以行和列二維排列的像素列陣部分)，形成在形成像素陣列部分的板上。
圖14示出根據(jù)本發(fā)明應(yīng)用實施例的顯示設(shè)備結(jié)構(gòu)的一個實施例。圖14中所示的顯示設(shè)備形成為有源矩陣型液晶顯示設(shè)備，其中液晶單元用作像素的光電元件。
參考圖14，根據(jù)本應(yīng)用實施例的有源矩陣型液晶顯示設(shè)備50包括像素陣列部分51，垂直驅(qū)動器52，水平驅(qū)動器53，電源電壓發(fā)生電路54，等等。包括垂直驅(qū)動器52，水平驅(qū)動器53的外圍驅(qū)動電路，以及電源電壓發(fā)生電路54，形成在設(shè)置像素陣列部分51的液晶面板58上。液晶顯示面板58這樣進行構(gòu)造，兩個絕緣底板(如玻璃底板)按照相對關(guān)系進行設(shè)置，其間留出固定間隙，并且在該間隙中密封液晶材料。
像素陣列部分51具有其上以m行和n列二維設(shè)置的像素60。此外，在像素60的矩陣排列上，每行布線掃描線55-1到55-m，每列布線信號線56-1和56-n。每個像素60包括作為像素晶體管的TFT(薄膜晶體管)61，具有連接到TFT 61漏極的像素電極的液晶單元62，以及其一個電極連接到TFT 61的漏極的保持電容器63。
在上述的像素結(jié)構(gòu)中，每個像素60的TFT 61的柵極連接到掃描線55(55-1到55-m)并且其源極連接到信號線56(56-1到56-n)。同時，液晶單元62的相對電極和保持電容器63的另一個電極連接到公共線57上，在公共線57上施加公共電壓VCOM。
垂直驅(qū)動器52由移位寄存器等形成，并且以行為單位選擇像素陣列部分51的像素60。水平驅(qū)動器53由移位寄存器，采樣開關(guān)，等形成，并且以像素為單位順序地(按點順序)或者同時以行為單位順序地(按行順序)將從面板的外部輸入的視頻信號寫入到由垂直驅(qū)動器52選擇的行的像素60中。
電源電壓發(fā)生電路54是例如產(chǎn)生負電源電壓的電路，并且置于像素陣列部分51的外圍驅(qū)動電路中(例如垂直驅(qū)動器52中)以便提供負電源電壓。作為電源電壓發(fā)生電路54，可使用根據(jù)上述的應(yīng)用1或2的電源電壓發(fā)生電路30或40。
例如，電源電壓發(fā)生電路54接收頻率高于垂直時鐘脈沖VCK的時鐘脈沖作為其輸入，輸入該垂直時鐘脈沖作為垂直驅(qū)動器52的垂直掃描的參考。例如，電路54接收水平時鐘脈沖HCK，輸入該水平時鐘脈沖HCK作為用于水平驅(qū)動器53的水平掃描的參考。電源電壓發(fā)生電路54因此基于水平時鐘脈沖HCK運行而產(chǎn)生負電源電壓并且將該負電源電壓供給垂直驅(qū)動器52輸出級上的負電源線。
換句話說，水平時鐘脈沖HCK對應(yīng)于輸入到根據(jù)上述的應(yīng)用1或2的電源電壓發(fā)生電路30或40的電平移位部分31中的時鐘脈沖CK。應(yīng)該注意到電源電壓發(fā)生電路54的輸入時鐘脈沖并不局限于水平時鐘脈沖HCK。
包括垂直驅(qū)動器52，水平驅(qū)動器53的外圍驅(qū)動電路，以及上述的電源電壓發(fā)生電路54與像素陣列部分51一起形成在液晶顯示面板(絕緣底板)58上，該液晶顯示面板使用多晶硅TFT。
另外，近些年來，對于電壓的減小，諸如對比度增加等性能的增加，以及液晶顯示設(shè)備圖像質(zhì)量增加的要求已經(jīng)增長并且還在繼續(xù)增長。通常，對比度增加與電壓減小是彼此相反的要求。特別是，為了增加對比度，必須增加輸入到液晶顯示設(shè)備的視頻信號的幅值，并且結(jié)果是，液晶顯示設(shè)備的驅(qū)動電壓變高，導(dǎo)致減小電壓的失敗。相反，為了減小電壓，視頻信號的幅值減小，這將導(dǎo)致對比度的減小。
為了既滿足電壓的減小，又滿足對比度的增加，采用一種方法是相當必要的，在該方法中，視頻信號的低電壓側(cè)的電平減小得盡可能低(減小以便達到地電平)，并且視頻信號的結(jié)束值也降低，并且另外視頻信號的高電壓側(cè)降低同時視頻信號的動態(tài)范圍增加。
然而，如果采用所述的方法，那么可能存在，如果TFT 61的閾值電平Vth(其維持視頻信號的高電壓側(cè))，偏向下降，那么當掃描線55(55-1到55-m)具有0V并且信號線56(56-1到56-n)具有低電平，TFT 61可能會泄漏以產(chǎn)生亮點，該亮點稱作泄漏亮點。然而，如果掃描線55(55-1到55-m)的低電平可設(shè)定為負電壓，那么可充分獲得針對泄漏亮點的足夠裕量。
因此，如上所述，在與驅(qū)動電路集成的液晶顯示設(shè)備50中，電源電壓發(fā)生電路54作為一種外圍驅(qū)動電路集成到液晶顯示面板58上，并且由電源電壓發(fā)生電路54所產(chǎn)生的負電源電壓被供給垂直驅(qū)動器52，使得掃描線55(55-1到55-m)的低電平設(shè)定為負電平。因此，由于可以將視頻信號的低電壓側(cè)的電平減小得盡可能低并且一起降低視頻信號的結(jié)束值，并且另外降低視頻信號的高電壓側(cè)同時增加視頻信號的動態(tài)范圍，因此可同時實現(xiàn)電壓減小以及對比度的增加，而不會出現(xiàn)由泄漏亮點。
此外，由于電源電壓發(fā)生電路54形成在液晶顯示面板58上，因此不必在液晶顯示面板58外提供電源電壓發(fā)生電路。另外，由于消除了用于接收來自面板外部的負電源電壓的端子的必要性，因此可減小在設(shè)置設(shè)計上的負擔。
此外，在根據(jù)上述的應(yīng)用1或2的電源電壓發(fā)生電路30或40用作電源電壓發(fā)生電路54的地方，由于電源電壓發(fā)生電路30或40采用電平轉(zhuǎn)換電路10或20作為電平移位部分31，所以可防止漏電流。因此，可減小功耗，而且，可實現(xiàn)有源矩陣型液晶顯示設(shè)備50的功耗減小。
特別是在根據(jù)應(yīng)用2的電源電壓發(fā)生電路40用作電源電壓發(fā)生電路54的地方，可確保電路操作實現(xiàn)。另外，由于電源電壓發(fā)生電路54在其內(nèi)部產(chǎn)生復(fù)位脈沖“rst”并且不必從液晶顯示面板58的外部接收復(fù)位脈沖“rst”，因此，好處就是不必提供專門用于接收復(fù)位脈沖“rst”的端子。
應(yīng)該注意到，在上述的應(yīng)用實施例中，盡管由電源電壓發(fā)生電路54所產(chǎn)生的負電源電壓被供給垂直驅(qū)動器52，但是提供負電源電壓的對象并不局限于垂直驅(qū)動器52，而可以是任何一種需要負電源電壓的外圍驅(qū)動電路。此外，電源電壓發(fā)生電路54并不局限于產(chǎn)生負電源電壓的電路，而可以形成為交替產(chǎn)生正電源電壓的另一電路。
此外，在上述應(yīng)用實施例中，盡管電源電壓發(fā)生電路30或40應(yīng)用于其中液晶單元用作像素的光電元件的液晶顯示設(shè)備，但是電源電壓發(fā)生電路30或40的應(yīng)用并不局限于用于液晶顯示設(shè)備。尤其是，電源電壓發(fā)生電路30或40可應(yīng)用于通用顯示設(shè)備，其中，采用負電源電壓的驅(qū)動電路形成在其上形成像素陣列部分的板上。該顯示設(shè)備裝置的實施例是EL(電致發(fā)光)顯示設(shè)備，其中EL元件用作像素的光電元件。
圖15示出根據(jù)本發(fā)明第三實施例的移位電路的電路結(jié)構(gòu)。參考圖15，移位電路10包括電平移位部分11和控制脈沖發(fā)生部分12。
當從控制脈沖發(fā)生部分12供給的控制脈沖NSW處于有效狀態(tài)時，電平移位部分11將時鐘脈沖CK從VSS-Vin幅值(例如，0到3V)電平移位到VSS-VDD幅值(例如，0到8V)，并且輸出該電平移位的時鐘脈沖CK作為輸出脈沖OUT。應(yīng)該注意到，時鐘脈沖CK的高電壓Vin高于晶體管的閾值電平Vth(VDD＞Vin＞Vth)是有必要的。控制脈沖發(fā)生部分12僅在時鐘脈沖CK的一個周期的一段時間內(nèi)產(chǎn)生表現(xiàn)出有效狀態(tài)的脈沖，并且將該脈沖作為控制脈沖NSW供應(yīng)到電平移位部分11。
圖16示出時鐘脈沖CK，控制脈沖發(fā)生部分12的輸入脈沖IN，控制脈沖NSW，控制脈沖NSW的反相控制脈沖PSW，以及輸出脈沖OUT的電平關(guān)系和時序關(guān)系。
下面將分別描述電平移位部分11和控制脈沖發(fā)生部分12的特定電路結(jié)構(gòu)。首先，描述電平移位部分11。
圖17示出了根據(jù)形式1的電平移位部分(LS1)11A的結(jié)構(gòu)。參考圖17，根據(jù)形式1的電平移位部分11A包括互補電路21，第一到第三開關(guān)電路22到24，電容元件Cap，以及緩沖器25。電平移位部分11A具有時鐘端26，控制端27，以及輸出端28。
互補電路21包括串聯(lián)連接在電源電壓VSS和電源電壓VDD之間且彼此導(dǎo)電類型相反的第一和第二晶體管，即，NMOS晶體管n11和PMOS晶體管p11。NMOS晶體管n11和PMOS晶體管p11的漏極通過緩沖器25連接到電路輸出端28。
第一開關(guān)電路22由NMOS晶體管n12形成，其漏極連接到時鐘端26，其源極連接到NMOS晶體管n11的柵極，并且其柵極連接到控制端27。時鐘端26接收VSS-Vin幅值(例如，0到3V)的時鐘脈沖(CK)作為其輸入?？刂贫?7接收由控制脈沖發(fā)生部分12所產(chǎn)生的控制脈沖NSW作為其輸入，使得其在時鐘脈沖CK的一個周期的一段時間內(nèi)表現(xiàn)出有效狀態(tài)(高電壓＝電源電壓VDD)。
第二開關(guān)電路23由連接到電源電壓VDD以及PMOS晶體管p11的柵極并且用于接收控制脈沖NSW作為其輸入的PMOS晶體管p12組成。當控制脈沖NSW具有有效狀態(tài)(高電壓)時，第二開關(guān)電路23表現(xiàn)為關(guān)斷狀態(tài)，其中其中斷電源電壓VDD和PMOS晶體管p11的柵極之間的電連接，以將PMSO晶體管p11的柵極置于浮空狀態(tài)。
第三開關(guān)電路24由連接在電源電壓VDD和NMOS晶體管n11的柵極之間并且用于接收控制脈沖NSW作為其柵極輸入的PMOS晶體管p15組成。當控制脈沖NSW表現(xiàn)為有效狀態(tài)時，第三開關(guān)電路24表現(xiàn)為關(guān)斷狀態(tài)，其中其中斷電源電壓VDD和NMOS晶體管n11的柵極之間的電連接。
電容元件Cap連接在時鐘端26和NMOS晶體管n11的柵極之間。因此，時鐘脈沖CK通過電容元件Cap的耦合而傳遞到PMOS晶體管p11的柵極。
緩沖器25例如由反相器緩沖器組成。然而，緩沖器25并不是必須要求的，而可作為臨時要求設(shè)置。
現(xiàn)在，參考圖18描述具有上述結(jié)構(gòu)的根據(jù)形式1的電平移位部分11A的電路操作。
首先，當控制脈沖NSW具有低電壓(電源電壓VSS)時，NMOS晶體管n12表現(xiàn)為關(guān)斷狀態(tài)，并且PMOS晶體管p12和p13表現(xiàn)為導(dǎo)通狀態(tài)。因此，不管時鐘脈沖CK的邏輯狀態(tài)是什么，節(jié)點A(PMOS晶體管p11的柵極)的電壓VA與另一節(jié)點B(NMOS晶體管n11的柵極)的電壓VB等于電源電壓VDD。因此，PMOS晶體管p11關(guān)斷并且NMOS晶體管n11導(dǎo)通，并且因此，輸出脈沖OUT等于電源電壓VSS。
當控制脈沖NSW具有高電壓(電源電壓VDD)時，即，當電平移位部分11A處于驅(qū)動狀態(tài)時，NMOS晶體管n12表現(xiàn)為導(dǎo)通狀態(tài)并且PMOS晶體管p12和p13表現(xiàn)為關(guān)斷狀態(tài)。因此，節(jié)點A表現(xiàn)為浮空狀態(tài)并且通過電容元件Cap耦合到時鐘脈沖CK。時鐘脈沖CK通過NMOS晶體管n12施加到節(jié)點B上。
在此，控制脈沖NSW僅在時鐘脈沖CK的一個周期中的一段時間內(nèi)表現(xiàn)為有效狀態(tài)(高電壓)，并且電平移位部分11A僅在時鐘脈沖CK的一個周期的這段時間內(nèi)被驅(qū)動。在該段時間內(nèi)在節(jié)點B上的時鐘幅值為VSS/Vin，并且節(jié)點A上的時鐘幅值為VDD-Vin/VDD。另外，施加到節(jié)點A和B的時鐘具有相同的相位。
因此，在PMOS晶體管p11和NMOS晶體管n11將要關(guān)斷的時刻，根據(jù)從節(jié)點A和B上的電壓VA和VB的關(guān)系，它們確保被置于關(guān)斷狀態(tài)。因此，由PMOS晶體管p11和NMOS晶體管n11形成的互補電路21可電平移位(電平轉(zhuǎn)換)時鐘脈沖CK為VSS-VDD幅值的輸出脈沖OUT，同時確保關(guān)斷時MOS晶體管p11和n11所產(chǎn)生的泄漏得到防止。
如上所述，電平移位部分11A(其將VSS-Vin(例如，0到3V)幅值的時鐘脈沖CK電平移位為VSS-VDD(例如，0到8V)的輸出脈沖OUT)，采用由NMOS晶體管n11和PMOS晶體管p11所形成的互補電路21作為其基本電路。此外，當電平移位部分11A將要被驅(qū)動以實現(xiàn)電平移位時，時鐘脈沖CK施加到NMOS晶體管n11的柵極，同時通過電容元件Cap的耦合而相對移位時鐘脈沖CK到電源電壓VDD側(cè)所得到的時鐘脈沖施加到PMOS晶體管p11的柵極。因此，在其中NMOS晶體管n11和PMOS晶體管p11將要關(guān)斷的時刻，它們將確保置于關(guān)斷狀態(tài)。因此，沒有漏電流流到互補電路21。
由于漏電流未以這種方式流到電平移位部分11A，所以可預(yù)料到移位電路10的功耗減小。此外，由于由導(dǎo)電類型相反的晶體管形成的互補電路21用作基本電路，因此沒有漏電流流過并且移位電路10在晶體管的飽和區(qū)內(nèi)一直被驅(qū)動。因此，可以這樣實現(xiàn)電平移位部分11A，即其可有利對抗如現(xiàn)有技術(shù)中的電平移位電路中所看到的晶體管特性(閾值電平Vth，漏源電流Ids，等等)中的擴散，在現(xiàn)有技術(shù)中采用電流鏡像電路作為基本電路。即，電平移位部分11A的電路性能并未受到晶體管特性擴散的顯著影響。另外，由于在電源電壓VDD和時鐘脈沖CK之間沒有泄漏出現(xiàn)，因此時鐘脈沖上的負載可減小。
然而，使用根據(jù)形式1的電平移位部分11A的電路結(jié)構(gòu)，有可能的是，還在當控制脈沖NSW具有低電壓并且節(jié)點A固定為電源電壓VDD的時候，時鐘脈沖CK的耦合可能通過電容元件Cap對節(jié)點A產(chǎn)生影響。有可能的是，節(jié)點A上的電壓VA可能會由于耦合的影響而波動，并且電壓的波動可能會作為例如須狀噪聲出現(xiàn)在輸出脈沖OUT上。在這點上改進的電路結(jié)構(gòu)是下述的根據(jù)形式2的電平移位部分11B。
圖19示出了根據(jù)形式2的電平移位部分(LS2)11B的結(jié)構(gòu)。
參考圖19，根據(jù)本形式2的電平移位部分11B除根據(jù)形式1的電平移位部分11A的元件之外還具有第四開關(guān)電路31和第五開關(guān)電路32。第四開關(guān)電路31由連接在時鐘端26和電容器Cap的一端之間并且用于接收控制脈沖NSW作為其柵極輸入的NMOS晶體管n13組成。第五開關(guān)電路32由連接在電壓端33和電容元件Cap的一端之間并且用于接收控制脈沖NSW作為其柵極輸入的PMOS晶體管p14組成。電壓端33接收固定電壓Vin作為其輸入。
現(xiàn)在，參考圖20描述具有上述結(jié)構(gòu)的根據(jù)形式2的電平移位部分11B的電路操作。電平移位部分11B的基本電路操作與根據(jù)形式1的電平移位部分11A相同。因此，描述新增加的第四和第五開關(guān)電路31和32的操作原理。
在第四開關(guān)電路31中，NMOS晶體管n13表現(xiàn)為導(dǎo)通狀態(tài)，并且當控制脈沖NSW處于有效狀態(tài)(高電壓＝電源電壓VDD)時提供時鐘脈沖CK給節(jié)點C(電容元件Cap的一端)。然而，當控制脈沖NSW處于無效狀態(tài)(低電壓＝電源電壓VSS)時，NMOS晶體管n13表現(xiàn)為關(guān)斷狀態(tài)并且中斷時鐘端26和電容元件Cap之間的電連接，使得時鐘脈沖CK可不對節(jié)點A有影響。
另一方面，在第五開關(guān)電路32中，PMOS晶體管p14表現(xiàn)為關(guān)斷狀態(tài)，并且當控制脈沖NSW處于有效狀態(tài)時中斷電壓端33和節(jié)點C之間的電連接。另一方面，當控制脈沖NSW處于無效狀態(tài)時，第五開關(guān)電路32表現(xiàn)為導(dǎo)通狀態(tài)以電連接電壓端33和節(jié)點C，以將節(jié)點C上的電壓VC固定為固定電壓Vin。
如上所述，在根據(jù)形式2的電平移位部分11B，當控制脈沖NSW處于無效狀態(tài)時，時鐘端26和節(jié)點C之間的電連接被中斷并且電壓VC固定為固定電壓Vin。因此，可以防止時鐘脈沖CK的耦合通過電容元件Cap對節(jié)點A產(chǎn)生影響。因此，由于節(jié)點A上的電壓VA波動而引起的須狀噪聲，可被防止出現(xiàn)在輸出脈沖OUT上。
在此，檢測NMOS晶體管n12和n13的導(dǎo)通電阻。NMOS晶體管n12和n13為當控制脈沖NSW處于有效狀態(tài)時使得時鐘脈沖CK提供到節(jié)點B和C的開關(guān)。由于時鐘脈沖CK的供給時間段對應(yīng)于時鐘脈沖CK的一個周期，因此開關(guān)電路22和31必須具有足夠的容量以提供時鐘脈沖CK的高側(cè)電壓Vin和低側(cè)電壓VSS。然而，如果開關(guān)電路22和31本身分別由NMOS晶體管n12或n13組成，那么NMOS晶體管n12或n13的導(dǎo)通電阻相對于導(dǎo)通狀態(tài)的電源電壓VDD在時鐘脈沖CK的高側(cè)電壓Vin更高。
現(xiàn)在，檢測柵漏或柵源耦合。當控制脈沖NSW的狀態(tài)從有效狀態(tài)(電源電壓VDD)改變?yōu)闊o效狀態(tài)(電源電壓VSS)時，柵漏耦合或者柵源耦合動作。這樣通過耦合而進入的噪聲可能引起誤動作。
這種電路結(jié)構(gòu)，是關(guān)于NMOS晶體管n12和n13的導(dǎo)通電阻和柵漏或柵源耦合的可能情況而做出的改進，是根據(jù)形式3的電平移位部分11C。
在圖21中示出其中根據(jù)形式2的電平移位部分11B用作電平移位部分11的移位電路10的結(jié)構(gòu)作為根據(jù)第三實施例的變形1的移位電路11A。
圖22示出根據(jù)形式3的電平移位部分(LS3)11C的結(jié)構(gòu)。
參考圖22，根據(jù)形式3的電平移位部分11C與根據(jù)形式2的電平移位部分11B的不同之處在于CMOS開關(guān)用于開關(guān)電路22，23，24，31和32。特別是，開關(guān)電路22由彼此并聯(lián)連接的NMOS晶體管n21和PMOS晶體管p21組成，并且通過控制端27輸入的控制脈沖NSW施加到NMOS晶體管n21的柵極，同時通過控制端34輸入并且相位與控制脈沖NSW相反的反相控制脈沖PSW施加到PMOS晶體管p21的柵極。
第二開關(guān)電路23由彼此并聯(lián)連接的NMOS晶體管n22和PMOS晶體管p22組成，并且反相控制脈沖PSW施加到NMOS晶體管n22的柵極，同時正相的控制脈沖NSW施加到PMOS晶體管p22的柵極。第三開關(guān)電路24由彼此并聯(lián)連接的NMOS晶體管n23和PMOS晶體管p23組成，并且反相控制脈沖PSW施加到NMOS晶體管n23的柵極，同時正相控制脈沖NSW施加到PMOS晶體管p23的柵極。
第四開關(guān)電路31由彼此并聯(lián)連接的NMOS晶體管n24和PMOS晶體管p24組成，并且正相控制脈沖NSW施加到NMOS晶體管n24的柵極，同時反相控制脈沖PSW施加到PMOS晶體管p24的柵極。開關(guān)電路32由彼此并聯(lián)連接的NMOS晶體管n25和PMOS晶體管p25組成，并且反相控制脈沖PSW施加到NMOS晶體管n25的柵極，同時相反相位的控制脈沖NSW施加到PMOS晶體管p25的柵極。
圖23示出根據(jù)形式3的電平移位部分11C的電路操作。控制脈沖NSW和相反相位的反相控制脈沖PSW施加到本形式3的電平移位部分11C上。
如上所述，在根據(jù)形式3的電平移位部分11C中，CMOS開關(guān)用于形成開關(guān)電路22和31，在單個NMOS晶體管用于形成開關(guān)電路22和31時關(guān)于NMOS晶體管的導(dǎo)通電阻的可能情況(即，在晶體管導(dǎo)通狀態(tài)下導(dǎo)通電阻在時鐘脈沖CK的高側(cè)電壓Vi比在電源電壓VDD高的可能性)，可通過PMOS晶體管p21和p24的動作而消除。
此外，由于開關(guān)電路23，24和32分別由CMOS開關(guān)組成，在開關(guān)電路23，24和32分別由單個NMOS晶體管組成時柵漏耦合或柵源耦合的可能情況(即，電路由于耦合引起的噪聲進入而故障的可能性)，可由PMOS晶體管p22，p23和p25動作而消除。
應(yīng)該注意到，在形式3中，盡管開關(guān)電路22，23，24，31和32分別由CMOS開關(guān)組成來消除上述可能性，但是對消除的對策不必做出要求，并且可以通過依據(jù)電路常數(shù)以及驅(qū)動條件(各種電壓設(shè)定值)檢測對抗所述可能情況的對策的必要性來選擇是否應(yīng)該采取對策。
在圖24中示出其中根據(jù)形式3的電平移位部分11C用作電平移位部分11的移位電路10的結(jié)構(gòu)用作根據(jù)第三實施例的變形2的移位電路10B。
現(xiàn)在，描述控制脈沖發(fā)生部分12，其產(chǎn)生控制脈沖NSW(反相控制脈沖PSW)。
該控制脈沖NSW是上述的在時鐘脈沖CK的一個周期的一段時間內(nèi)表現(xiàn)出有效狀態(tài)(高電壓)的脈沖信號。如下的這兩種方法可用作產(chǎn)生控制脈沖NSW的方法。
在這些方法的隨后描述中，預(yù)先假定根據(jù)本實施例的移位電路10例如用于移位寄存器電路的每個移位級(轉(zhuǎn)移級)。第一方法采用移位寄存器電路每級的輸入和輸出。其作為實施例1描述。第二方法采用移位寄存器的每級輸入以及下一級的輸出。第二方法作為實施例2，3和4描述。
圖25示出根據(jù)實施例1的控制脈沖發(fā)生部分12A(APga)的結(jié)構(gòu)。
參考圖25，實施例1的控制脈沖發(fā)生部分12A包括NOR電路41，反相器電路42，復(fù)位電路43，兩個輸入端44和45，兩個輸出端46和47，以及復(fù)位端48。輸入端44接收脈沖寬度等于時鐘脈沖CK的輸入脈沖IN1作為其輸入。輸入脈沖IN1對應(yīng)于移位寄存器本級的輸入脈沖。輸入端45接收與輸入脈沖IN1相移時鐘脈沖CK的1/2周期的輸入脈沖IN2作為其輸入。輸入脈沖IN2對應(yīng)于移位寄存器本級的輸出脈沖。
NOR電路41邏輯或輸入脈沖IN1和輸入脈沖IN2。反相器電路42反相NOR電路41的輸出脈沖以產(chǎn)生正相的控制脈沖NSW并且通過輸出端46輸出控制脈沖NSW。NOR電路41的輸出脈沖當其作為正相的控制脈沖PSW時通過輸出端47輸出。反相控制脈沖PSW在電平移位部分11是根據(jù)實施例3的電平移位部分11C的地方是需要的。圖26示出輸入脈沖IN1和IN2以及控制脈沖NSW和PSW的時序關(guān)系。
復(fù)位電路43由連接在電源電壓VDD和NOR電路41的輸出端(反相器42的輸入端)之間并且用于接收通過復(fù)位端48輸入的復(fù)位脈沖“rest”作為其柵極輸入的PMOS晶體管p30組成。在復(fù)位電路43中，當復(fù)位脈沖“rest”具有低電壓時，PMOS晶體管p30置于導(dǎo)通狀態(tài)，以執(zhí)行設(shè)定NOR電路41的輸出端電壓(反相器電路42的輸入端電壓)為電源電壓VDD的復(fù)位操作。
圖27示出NOR電路41結(jié)構(gòu)的一個實施例。參考圖27，在本實施例中NOR電路41由PMOS晶體管p31和p32以及NMOS晶體管n31和n32組成。PMOS晶體管p31和p32在電源電壓VDD和輸出節(jié)點“Nout”之間串聯(lián)連接并且用于分別接收輸入脈沖IN1和IN2作為其柵極輸入。NMOS晶體管n31和n32在輸出節(jié)點“Nout”和電源電壓VSS之間并聯(lián)連接并且用于分別接收輸入脈沖IN1和IN2作為其柵極輸入。然而，NOR電路41的結(jié)構(gòu)并不局限于上面所描述的。
圖28示出反相器電路42結(jié)構(gòu)的一個實施例。參考圖28，反相器電路42具有CMOS反相器結(jié)構(gòu)。該結(jié)構(gòu)包括串聯(lián)連接在電源電壓VDD和電源電壓VSS之間并且其柵極和漏極彼此公共連接的PMOS晶體管p33和NMOS晶體管n33。然而，反相器電路42的結(jié)構(gòu)并不局限于上面所描述的。
實施例1中的控制脈沖發(fā)生部分12A用作根據(jù)第三實施例(圖15)的移位電路10，根據(jù)變形1(圖21)的移位電路10A，以及根據(jù)變形2(圖24)的移位電路10B中的控制脈沖發(fā)生部分12。
圖29示出根據(jù)實施例2的控制脈沖發(fā)生部分(APGb1)12B1的結(jié)構(gòu)。
參考圖29，根據(jù)實施例2的控制脈沖發(fā)生部分12B1包括轉(zhuǎn)換電路51，鎖存電路52，復(fù)位電路53，兩個輸入端54和55，兩個輸出端56和57，以及復(fù)位端58。輸入端54接收脈沖寬度等于時鐘脈沖CK的輸入脈沖PRIN作為其輸入。輸入脈沖PRIN對應(yīng)于移位寄存器電路本級的輸入脈沖。輸入端55接收與輸入脈沖IN1(PRIN)相移一個時鐘脈沖CK周期的輸入脈沖NXIN。該輸入脈沖NXIN對應(yīng)于移位寄存器電路中下一級的輸出脈沖。
轉(zhuǎn)換電路51包括串聯(lián)連接在電源電壓VDD和電源電壓VSS之間的PMOS晶體管p41和NMOS晶體管n41，以及反相器電路511。輸入脈沖PRIN在其由反相器電路511反相后施加到PMOS晶體管p41的柵極。輸入脈沖NXIN直接施加到NMOS晶體管n41的柵極。轉(zhuǎn)換電路51響應(yīng)輸入脈沖PRIN/NXIN執(zhí)行控制脈沖NSW在低側(cè)電壓VSS和高側(cè)電壓VDD之間的轉(zhuǎn)換。
鎖存電路52包括反相器電路521以及另一反相器電路522。反相器電路521其輸入端連接到輸出端56(轉(zhuǎn)換電路51的輸出端)并且其輸出端連接到另一輸出端57。另一反相器電路522在相反的方向并聯(lián)在反相器521上。鎖存電路52鎖存轉(zhuǎn)換電路51的輸出端電壓以維持低側(cè)電壓VSS/高側(cè)電壓VDD。
轉(zhuǎn)換電路51的輸出端電壓當其作為正相的控制脈沖NSW時從輸出端56輸出，并且通過鎖存電路52從輸出端57作為反相控制脈沖PSW輸出。反相控制脈沖PSW在電平移位部分11是根據(jù)實施例3的電平移位部分11C的地方是需要的。輸入脈沖PRIN和NXIN以及控制脈沖NSW和PSW的時序關(guān)系示于圖30。
復(fù)位電路53由連接在轉(zhuǎn)換電路51的輸出端和電源電壓VSS之間并且用于接收通過復(fù)位端58輸入的復(fù)位脈沖“rest”作為其柵極輸入的NMOS晶體管n42形成。在復(fù)位電路53中，當復(fù)位脈沖“rest”表現(xiàn)為高電壓時，NMOS晶體管n42置于導(dǎo)通狀態(tài)以執(zhí)行將轉(zhuǎn)換電路51的輸出端電壓設(shè)定為電源電壓VSS的復(fù)位操作。
在上述的根據(jù)實施例2的控制脈沖發(fā)生部分12B1中，由于其具有采用鎖存電路52的結(jié)構(gòu)，每當在控制脈沖NSW的低側(cè)電壓VSS和高側(cè)電壓VDD之間出現(xiàn)轉(zhuǎn)換，在轉(zhuǎn)換電路51的輸出和鎖存電路52的輸出之間的沖突出現(xiàn)在轉(zhuǎn)換電路51的輸出端和輸出端56之間的信號線上。由此，為了實現(xiàn)平滑轉(zhuǎn)換，轉(zhuǎn)換電路51的輸出必須高于鎖存電路52的輸出。因此，在控制脈沖發(fā)生部分12B1的設(shè)計中，必須考慮上述的必要性以確定電路常數(shù)。
為了實現(xiàn)控制脈沖發(fā)生部分12的穩(wěn)定驅(qū)動，優(yōu)選的是避免轉(zhuǎn)換電路51的輸出和鎖存電路52的輸出之間的沖突。避免轉(zhuǎn)換電路51的輸出和鎖存電路52的輸出之間的這種沖突的電路結(jié)構(gòu)包括在根據(jù)實施例3和4的控制脈沖發(fā)生部分12B2和12B3中。
圖31示出根據(jù)實施例3的控制脈沖發(fā)生部分(APGb2)12B2的結(jié)構(gòu)。
參考圖31，除根據(jù)實施例2的控制脈沖發(fā)生部分12B1的元件之外，根據(jù)實施例3的控制脈沖發(fā)生部分12B1包括插入在轉(zhuǎn)換電路51的輸出端和鎖存電路52的輸出端之間的開關(guān)電路59。
開關(guān)電路59包括具有輸入脈沖PRIN和NXIN輸入的兩個輸入端的NOR電路591，用于反相NOR電路591的輸出的反相器電路592，以及連接在轉(zhuǎn)換電路51的輸出端和鎖存電路52的輸出端之間的開關(guān)元件593。開關(guān)元件593具有由NMOS晶體管n43和PMOS晶體管p43所組成的CMOS開關(guān)結(jié)構(gòu)，其分別接收NOR電路591的輸出和反相器電路592的輸出作為其柵極輸入。
在根據(jù)實施例3的具有上述結(jié)構(gòu)的控制脈沖發(fā)生部分12B2中，輸入脈沖PRIN和NXIN由NOR電路591進行邏輯或非，并且轉(zhuǎn)換電路51的輸出端和鎖存電路52的輸出端被電氣控制，以便基于所述邏輯或非的結(jié)果彼此連接或者斷開。借助于該控制，當在控制脈沖NSW的低側(cè)電壓VSS和高側(cè)電壓VDD之間出現(xiàn)轉(zhuǎn)換時，就能夠防止轉(zhuǎn)換電路51的輸出和鎖存電路52的輸出之間的其它可能沖突。圖32示出輸入脈沖PRIN和NXIN，節(jié)點A和B上的電壓VA和VB，以及控制脈沖NSW和PSW之間的時序關(guān)系。

圖33示出根據(jù)實施例4的控制脈沖發(fā)生部分(APGb3)12B3的結(jié)構(gòu)。
參考圖33，根據(jù)實施例4的控制脈沖發(fā)生部分12B3這樣進行構(gòu)造，其包括在轉(zhuǎn)換電路51的輸出端和鎖存電路52的輸出端之間串聯(lián)連接的兩個開關(guān)電路59A和59B，代替根據(jù)實施例3的控制脈沖發(fā)生部分12B2的開關(guān)電路59。
開關(guān)電路59A由包括彼此并聯(lián)連接的NMOS晶體管n43和PMOS晶體管p43的CMOS開關(guān)組成。輸入脈沖NXIN在其由反相器電路592反相后施加到NMOS晶體管n43的柵極。此外，輸入脈沖NXIN直接輸入到PMOS晶體管p43的柵極。
開關(guān)電路59B由包括彼此并聯(lián)連接的NMOS晶體管n44和PMOS晶體管p44的CMOS開關(guān)組成。輸入脈沖PXIN在其由反相器電路511反相后施加到NMOS晶體管n44的柵極。此外，輸入脈沖PXIN直接施加到PMOS晶體管p44的柵極。
在根據(jù)實施例4的具有上述結(jié)構(gòu)的控制脈沖發(fā)生部分12B3中，兩個開關(guān)電路59A和59B串聯(lián)連接在轉(zhuǎn)換電路51的輸出端和鎖存電路52的輸出端之間并且由輸入脈沖NRIN和輸入脈沖PXIN進行導(dǎo)通/關(guān)斷控制。因此，當在控制脈沖NSW的低側(cè)電壓VSS和高側(cè)電壓VDD之間出現(xiàn)轉(zhuǎn)換時，就能夠防止在轉(zhuǎn)換電路51的輸出和鎖存電路52的輸出之間出現(xiàn)其它可能的沖突。
同樣，控制脈沖發(fā)生部分12B(根據(jù)實施例2，3，和4的控制脈沖發(fā)生部分12B1，12B2，和12B3)(其采用利用上述寄存器電路中的本級輸入和下一級輸出的方法)，可類似于控制脈沖發(fā)生部分12A用作移位電路10中的控制脈沖發(fā)生部分12，在控制脈沖發(fā)生部分12A中，在移位寄存器中采用利用本級輸入和本級輸出的方法。
下面描述其中控制脈沖發(fā)生部分12B用作控制脈沖發(fā)生部分12的移位電路。具體而言，在圖34中示出其中根據(jù)實施例1的電平移位部分11A用作電平移位部分11的移位電路10的結(jié)構(gòu)作為根據(jù)第三實施例的變形3的移位電路10C；在圖35中示出其中根據(jù)實施例2的電平移位部分11B用作電平移位部分11的移位電路10的結(jié)構(gòu)作為根據(jù)第三實施例的變形4的移位電路10D；并且在圖36中示出其中根據(jù)實施例3的電平移位部分11C用作電平移位部分11的移位電路10的結(jié)構(gòu)作為根據(jù)第三實施例的變形5的移位電路10E。
根據(jù)變形3，4，和5的移位電路10C，10D，和10E所使用的時鐘脈沖CK，輸入脈沖PRIN和NXIN，控制脈沖NSW和PSW，以及輸出脈沖OUT的時序關(guān)系示于圖37中。
應(yīng)該注意到，盡管根據(jù)變形4和5的移位電路10D和10E與根據(jù)實施例3的移位電路10C的不同之處在于固定電壓Vin施加到電平移位部分11B和11C，但是上述應(yīng)用固定電壓Vin的意義正如上面結(jié)合根據(jù)實施例2的電平移位部分11B所給出的描述，并且移位電路10C，10D，和10E執(zhí)行相同的基本操作。
此外，盡管根據(jù)實施例2，3和4的控制脈沖發(fā)生部分12B1、12B2和12B3作為控制脈沖發(fā)生部分12B使用，但由于其基本操作相同，因此與根據(jù)實施例2、3和4的控制脈沖發(fā)生部分12B和電平移位部分11A、11B和11C的結(jié)合的三種形式如上所述。然而，實際上，根據(jù)實施例2，3，和4的控制脈沖發(fā)生部分12B1、12B2和12B3以及根據(jù)實施例1、2和3的電平移位部分11A、11B、和11C可彼此組合，并且因此，總共可出現(xiàn)九種組合方式。
由電平移位部分11(11A、11B和11C)和控制脈沖發(fā)生部分12(12A、12B1、12B2和12B3)的各種組合方式所形成的移位電路10(10A、10B、10C、10D和10E)可用作具有電平移位功能的通用移位電路并且還可作為移位寄存器電路的每個轉(zhuǎn)移級(移位級)。隨后，描述其中根據(jù)第一實施例的移位電路10(10A、10B、10C、10D或10E)用于移位寄存器的每個移位級的應(yīng)用。
圖38示出根據(jù)本發(fā)明應(yīng)用3的移位寄存器電路的結(jié)構(gòu)。參考圖38，根據(jù)應(yīng)用3的移位寄存器電路61A包括作為級聯(lián)移位級連接的、多個根據(jù)第三實施例的移位電路10或者根據(jù)第三實施例的變形1或2的移位電路10A或10B。時鐘脈沖CK和反相時鐘脈沖xCK交替施加到轉(zhuǎn)移級，并且觸發(fā)移位操作的初始脈沖ST作為輸入脈沖IN施加到第一移位級上。此外，每個轉(zhuǎn)移級上的輸出脈沖OUT用作下一級的輸入脈沖IN，并且這種輸出脈沖OUT作為轉(zhuǎn)移脈沖o1，o2，o3，……引出。
此外，在驅(qū)動過程中一直表現(xiàn)為高電壓(電源電壓VDD)的復(fù)位脈沖“rest”以及固定電壓Vin共同施加到轉(zhuǎn)移級上。然而，在根據(jù)第一實施例的移位電路10用于每個轉(zhuǎn)移級的地方，不必施加固定電壓Vin。圖39示出時鐘脈沖CK和xCK，初始脈沖ST，第一和第二級上的控制脈沖NSW，以及轉(zhuǎn)移級上的轉(zhuǎn)移脈沖o1，o2，o3，o4，……的時序關(guān)系。
圖40示出根據(jù)本發(fā)明應(yīng)用4的移位寄存器電路的結(jié)構(gòu)。參考圖40，根據(jù)本應(yīng)用4的移位寄存器電路61B包括級聯(lián)連接的、2N(N為自然數(shù))級(偶數(shù)級)根據(jù)第三實施例的變形3到5的移位電路10C到10E。時鐘脈沖CK和反相時鐘脈沖xCK交替施加到轉(zhuǎn)移級上，并且輸入脈沖PRIN和初始脈沖ST施加到第一移位級上。此外，在每個轉(zhuǎn)移級上，本級的輸出脈沖OUT用作下一級的輸入脈沖PRIN，并且這種輸出脈沖OUT作為轉(zhuǎn)移脈沖o1，o2，o3，……引出。
此外，在驅(qū)動過程中通常表現(xiàn)為低電壓(電源電壓VSS)的復(fù)位脈沖“rest”和固定電壓Vin共同施加到轉(zhuǎn)移級上。然而，在其中根據(jù)變形3的移位電路10C用于轉(zhuǎn)移級的地方，不必施加固定電壓Vin。
根據(jù)變形3到5的移位電路10C到10E是其中必須采用下一級的輸出脈沖OUT作為本級的輸入脈沖NXIN的電路。然而，在最后一級(第2N級)為轉(zhuǎn)移級的地方，由于其沒有下一個轉(zhuǎn)移級，對應(yīng)于下一級的輸出脈沖的結(jié)束脈沖ED從外部施加到最后一個轉(zhuǎn)移級上，以代替下一級的輸出脈沖，。
圖41示出時鐘脈沖CK和xCK，初始脈沖ST，第一，第二和第2N級的控制脈沖NSW，轉(zhuǎn)移級的輸出脈沖(轉(zhuǎn)移脈沖)o1，o2，o3，……，以及o2N，以及結(jié)束脈沖ED的時序關(guān)系。
圖42示出根據(jù)本發(fā)明應(yīng)用5的移位寄存器電路的結(jié)構(gòu)。參考圖42，根據(jù)應(yīng)用5的移位寄存器電路61C包括2N-1(奇數(shù))個級聯(lián)連接的根據(jù)第三實施例的變形3到5的移位電路10C到10E，并且與根據(jù)應(yīng)用4的移位寄存器電路61B的不同之處在于轉(zhuǎn)移級的級數(shù)為奇數(shù)而移位寄存器電路61B的轉(zhuǎn)移級的級數(shù)為偶數(shù)。
圖43示出時鐘脈沖CK和xCK，初始脈沖ST，第一，第二以及第2N-1級上的控制脈沖NSW，轉(zhuǎn)移級上的輸出脈沖(轉(zhuǎn)移脈沖)o1，o2，o3，…，以及o2N-1，以及結(jié)束脈沖ED的時序關(guān)系。
圖44示出根據(jù)本發(fā)明應(yīng)用6的移位寄存器電路的結(jié)構(gòu)。參考圖44，根據(jù)本應(yīng)用6的移位寄存器電路61D包括2N個轉(zhuǎn)移級(偶數(shù)級)并且采用根據(jù)第三實施例的變形3到5的移位電路10C到10E作為第一到第2N-1個轉(zhuǎn)移級，但采用根據(jù)第三實施例的移位電路10或者根據(jù)移位電路10的變形1或2的移位電路10A或10B作為最后一個轉(zhuǎn)移級(2N級)。
由于根據(jù)第三實施例的移位電路10或者根據(jù)第三實施例的變形1或2的移位電路10A或10B設(shè)置成最后一個轉(zhuǎn)移級，因此其好處是消除了從外部把結(jié)束脈沖ED提供到最后一個轉(zhuǎn)移級的必要性。盡管此處所述的實施例包括偶數(shù)個轉(zhuǎn)移級，同樣在轉(zhuǎn)移級的數(shù)目為奇數(shù)的地方(圖42)，設(shè)置根據(jù)第三實施例的移位電路10或者根據(jù)第三實施例的變形1或2的移位電路10A或10B作為最后一個轉(zhuǎn)移級也是可以的。
圖45示出根據(jù)本發(fā)明應(yīng)用7的移位寄存器電路的結(jié)構(gòu)。參考圖45，根據(jù)應(yīng)用7的移位寄存器電路61E這樣進行構(gòu)造，根據(jù)第三實施例的變形3，4，或5的移位電路10C到10E的2N級(偶數(shù)級)級聯(lián)連接，并且電源電壓VSS代替結(jié)束脈沖ED施加到最后一個轉(zhuǎn)移級上。此外，移位寄存器電路61E還包括TRN電路62。
TRN電路62接收第2N個轉(zhuǎn)移級的輸出脈沖OUT作為其輸入脈沖IN，并且接收第2N-1個轉(zhuǎn)移級的輸入脈沖PRIN作為控制脈沖CNT。當控制脈沖CNT具有高電壓VDD時，TRN電路62輸出低電壓VSS，而當控制脈沖CNT具有低電壓VSS時，TRN電路通過輸入脈沖IN，即，通過第2N個轉(zhuǎn)移級的輸出脈沖OUT。TRN電路62的輸出脈沖OUT作為輸入脈沖NXIN施加到第2N-1個轉(zhuǎn)移級。
如果電源電壓VSS代替結(jié)束脈沖ED輸入到最后一個轉(zhuǎn)移級，那么一旦由根據(jù)第三實施例的變形3到5的移位電路10C到10E所形成的轉(zhuǎn)移級上的控制脈沖NSW變成高電壓時，轉(zhuǎn)移級充當電平移位電路直到它們被復(fù)位為止。因此，最后一級上的輸出o2N具有從時鐘脈沖CK電平移位的波形。因此，提供TRN電路62是重要的，以便產(chǎn)生用于正常波形的第2N-1級的控制脈沖NSW。此外，在初始脈沖ST代替結(jié)束脈沖ED使用的地方，最后一級可每次初始脈沖ST變成ST＝高(最后一級僅在從o2N-1＝高到ST＝高的時間段內(nèi)充當電平移位器)時進行復(fù)位。在這種情況下，不需要TRN電路62。
圖46示出時鐘脈沖CK和xCK，初始脈沖ST，第一，第二以及第2N-1級上的控制脈沖NSW，以及轉(zhuǎn)移級上的輸出脈沖(轉(zhuǎn)移脈沖)o1，o2，o3，……，以及o2N-1的時序關(guān)系。
圖47示出TRN電路62的結(jié)構(gòu)的一個實施例。圖48示出輸入脈沖IN，控制脈沖CNT，以及輸出脈沖OUT的時序關(guān)系。
參考圖47，所示實施例的TRN電路62包括串聯(lián)連接在輸入端621和電源電壓VSS之間的PMOS晶體管p51和NMOS晶體管n51。PMOS晶體管p51和NMOS晶體管n51的柵極共同連接并且連接到控制端622，并且PMOS晶體管p51和NMOS晶體管n51的漏極共同連接并且連接到輸出端623。TRN電路62還包括與PMOS晶體管p51并聯(lián)連接的NMOS晶體管n52，以及用于反相并且施加控制脈沖CNT到NMOS晶體管n52的柵極的反相器電路624。
因此，在移位寄存器電路61E中，根據(jù)第三實施例變形3到5的移位電路10C到10E在2N級(偶數(shù)級)上級聯(lián)連接。TRN電路62設(shè)置在最后一個轉(zhuǎn)移級附近，并且電源電壓VSS以這種方式施加到最后一個轉(zhuǎn)移級上。其好處是消除了把結(jié)束脈沖ED施加到最后一個轉(zhuǎn)移級上的必要性。
應(yīng)該注意到，盡管此處所述的實施例包括偶數(shù)個轉(zhuǎn)移級，同樣在轉(zhuǎn)移級數(shù)為奇數(shù)的地方，如果采用其中TRN電路62設(shè)置在最后一個轉(zhuǎn)移級附近(第2N-1級)并且電源電壓VSS施加到最后一個轉(zhuǎn)移級的結(jié)構(gòu)，同樣的操作和好處可以預(yù)料到。
此外，描述了根據(jù)上述應(yīng)用的移位寄存器電路61A到61E產(chǎn)生其間不具有消隱周期的轉(zhuǎn)移脈沖o1，o2，o3，……。然而，移位寄存器電路(其采用根據(jù)第三實施例的變形3到5的移位電路10C到10E作為轉(zhuǎn)移級)，即，根據(jù)圖40的應(yīng)用4的移位寄存器電路61B以及根據(jù)圖45的應(yīng)用5的移位寄存器電路61E可提供消隱周期。通過在如圖49和50的時序圖中所示的時鐘脈沖CK和xCK的時刻形成消隱周期，消隱周期就被設(shè)置在轉(zhuǎn)移脈沖之間。
在此，描述一種Vin電壓發(fā)生電路，用于產(chǎn)生由根據(jù)應(yīng)用3到7的移位寄存器電路61A到61E所使用的固定電壓Vin。
盡管將要施加給根據(jù)應(yīng)用3到7的移位寄存器電路61A到61E的轉(zhuǎn)移級上的固定電壓Vin可從外部輸入，但由于固定電壓Vin是時鐘脈沖CK和xCK的高電壓，所以固定電壓Vin可由具有圖51所示的結(jié)構(gòu)的Vin電壓發(fā)生電路71產(chǎn)生。
參考圖51，Vin電壓發(fā)生電路71包括連接在時鐘脈沖CK輸入的時鐘端711和輸出端713之間的PMOS晶體管p61，以及連接在時鐘脈沖xCK輸入的另一時鐘端712和輸出端713之間的另一PMOS晶體管p62。時鐘脈沖xCK施加到PMOS晶體管p61的柵極，并且時鐘脈沖CK施加到PMOS晶體管p62的柵極。
時鐘脈沖CK和xCK以及固定電壓Vin的輸出OUT的時序關(guān)系示于圖52。此外，其中消隱周期設(shè)置在時鐘脈沖CK和xCK之間的時序關(guān)系示于圖53。在消隱周期設(shè)置在時鐘脈沖CK和xCK之間的地方，固定電壓Vin可提供在除消隱周期以外的地方。
在其中多個轉(zhuǎn)移級(移位級)級聯(lián)連接的移位寄存器電路對于每個轉(zhuǎn)移級使用由電平移位部分11(11A，11B，或11C)以及控制脈沖發(fā)生部分12(12A，12B1，12B2，或12B3)的組合形式所形成的移位電路10(10A，10B，10C，10D，或10E)的地方，沒有漏電流流到電平移位部分11(11A，11B，或11C)并且功耗減小。因此，可預(yù)料到移位寄存器電路的功耗減小。
根據(jù)應(yīng)用3到應(yīng)用7的移位寄存器電路61A到61E可作為具有電平移位功能的通用移位寄存器電路使用。此外，作為一個實施例，移位寄存器電路61A到61E可作為在與驅(qū)動電路集成型的顯示設(shè)備中形成用于垂直驅(qū)動器或者水平驅(qū)動器的掃描器的移位寄存器電路所使用。在顯示設(shè)備中，驅(qū)動像素陣列部分的外圍驅(qū)動電路形成在其上設(shè)置像素陣列部分的板上，其中每個包括光電元件的像素在行和列上二維排列。
圖54示出根據(jù)本發(fā)明應(yīng)用實施例的顯示設(shè)備結(jié)構(gòu)的一個實施例。圖54中所示的顯示設(shè)備形成為有源矩陣型液晶顯示設(shè)備。液晶單元作為像素的光電元件使用。
參考圖54，根據(jù)本應(yīng)用實施例的有源矩陣型液晶顯示設(shè)備80包括像素陣列部分81，垂直驅(qū)動器82，水平驅(qū)動器83，等等。包括垂直驅(qū)動器82和水平驅(qū)動器83的外圍驅(qū)動電路形成在液晶板84上，在該液晶顯示板84上設(shè)置像素陣列部分81。液晶板84這樣進行構(gòu)造，例如像玻璃底板之類的兩個絕緣底板以相對關(guān)系設(shè)置，同時其間留出固定間隙，并且液晶材料密封在該間隙內(nèi)。
像素陣列部分81上具有以m行和n列二維設(shè)置的像素90。此外，在像素90的有源陣列上，為每行布置掃描線85-1到85-m并且為每列布置信號線86-1到86-n。每個像素90包括TFT(薄膜晶體管)91作為像素晶體管，像素電極連接到TFT 91的漏極的液晶單元92，以及其一個電極連接到TFT 91的漏極上的保持電容器93。
在上述的像素結(jié)構(gòu)中，每個像素90的TFT 91柵極連接到掃描線85(85-1到85-m)，源極連接到信號線86(86-1到86-n)。同時，液晶單元92的相對電極以及保持電容器93的另一電極連接到公共線87上，公共電壓VCOM施加到公共線87上。
垂直驅(qū)動器82由移位寄存器電路等形成，并且以行為單位選擇像素陣列部分81的像素90。水平驅(qū)動器83由移位寄存器電路，采樣開關(guān)等形成，并且以像素為單位順序地(按照點順序)或者同時以行為舉位順序地(按照線順序)將從面板外部輸入的視頻信號寫入到由垂直驅(qū)動器82所選擇行的像素90中。
在具有上述結(jié)構(gòu)的有源矩陣型液晶顯示設(shè)備80中，根據(jù)上述的應(yīng)用1到5的移位寄存器電路61A到61E作為形成垂直驅(qū)動器82和水平驅(qū)動器83中的至少一個的移位寄存器電路使用。
在移位寄存器電路61A到61E以這種方式用作形成垂直驅(qū)動器82或水平驅(qū)動器83的移位寄存器電路的地方，由于對于每個轉(zhuǎn)移級，移位寄存器電路61A到61E使用包括電平移位部分11(11A，11B，或11C)的移位電路10(其不包括漏電流并且表現(xiàn)出低電流消耗)，所以移位寄存器電路61A到61E的功耗低。結(jié)果是，可實現(xiàn)液晶顯示設(shè)備80的功耗降低。
在上述的應(yīng)用實施例中，本發(fā)明應(yīng)用到其中液晶單元用作像素的光電元件的液晶顯示設(shè)備上。本發(fā)明的應(yīng)用并不局限于液晶顯示設(shè)備，而本發(fā)明還可應(yīng)用到各種顯示設(shè)備上。例如采用移位寄存器電路形成的垂直驅(qū)動器或水平驅(qū)動器形成在板上，該板上形成像素陣列部分，如EL顯示設(shè)備，其中EL(電致發(fā)光)元件用作像素的光電元件。此外，其可應(yīng)用到包括采用移位寄存器電路形成的掃描器的各種裝置中。
圖55示出根據(jù)本發(fā)明第四實施例的移位寄存器電路的結(jié)構(gòu)。參考圖55，根據(jù)本實施例的移位寄存器電路10包括彼此成對并且級聯(lián)連接的第一移位電路11-1和第二移位電路11-2，以及彼此成對并且級聯(lián)連接的第三移位電路11-3和第四移位電路11-4。兩個移位電路對交替級聯(lián)連接。換句話說，移位電路11-1到11-4作為級聯(lián)連接的移位寄存器單元(轉(zhuǎn)移級/移位級)連接，并且多個這種四個移位電路11-1到11-4組重復(fù)設(shè)置并且級聯(lián)連接。
如下文詳細描述，第一移位電路11-1和第二移位電路11-2具有相同的電路結(jié)構(gòu)，并且第三移位電路11-3以及第四移位電路11-4具有另一電路結(jié)構(gòu)。第一時鐘脈沖CK1施加到第一和第三移位電路11-1以及11-3，同時第二時鐘脈沖CK2施加到第二和第四移位電路11-2以及11-4，第二時鐘脈沖CK2的頻率等于第一時鐘脈沖CK1的頻率并且與第一時鐘脈沖CK1具有1/4周期的相移。
第一級第一移位電路11-1接收高電平有效的初始脈沖ST作為其控制脈沖IN。當控制脈沖IN處于有效狀態(tài)(高電壓)時，移位電路11-1提取第一時鐘脈沖CK1的低電壓側(cè)脈沖(有效低)，將該低電壓側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的低電壓側(cè)脈沖。移位電路11-1的高有效輸出脈沖OUT作為控制脈沖IN施加到第二級移位電路11-2上。
當控制脈沖IN處于有效狀態(tài)時，第二級移位電路11-2提取第二時鐘脈沖CK2的低電壓側(cè)脈沖，將該低電壓側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的低電壓側(cè)脈沖。移位電路11-2的高有效輸出脈沖OUT作為控制脈沖IN施加到第三級移位電路11-3上。
當控制脈沖IN處于有效狀態(tài)時，第三級移位電路11-3提取第一時鐘脈沖CK1的高電壓側(cè)脈沖，將該高電壓側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的高電壓側(cè)脈沖。移位電路11-3的高有效輸出脈沖OUT作為控制脈沖IN施加到第四級移位電路11-4上。
當控制脈沖IN處于有效狀態(tài)時，第四級移位電路11-4提取第二時鐘脈沖CK2的高電壓側(cè)脈沖，將該高電壓側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的高電壓側(cè)脈沖。移位電路11-4的高有效輸出脈沖OUT作為控制脈沖IN施加到第五級移位電路11-1上。
此后，同樣重復(fù)四個移位電路11-1到11-4的組合的電路操作。
在移位電路(轉(zhuǎn)移級)11-1，11-2，……，中，本級的輸入脈沖(控制脈沖)IN以及本級的輸出脈沖OUT用作三輸入與門電路12-1，12-2，……的兩個輸入。與時鐘脈沖CK1以及CK2的脈寬相比脈寬很小的低有效使能脈沖EN作為剩余的一個輸入施加到與門電路12-1，12-2，……。然后，與門電路12-1，12-2，……的高有效輸出脈沖作為每個轉(zhuǎn)移級的轉(zhuǎn)移脈沖o1，o2，……引出。應(yīng)該注意到所述使能脈沖EN可僅在其將要在轉(zhuǎn)移脈沖之間提供消隱周期時使用。
圖56示出時鐘脈沖CK1和CK2、使能脈沖EN、初始脈沖ST、第一和第二級上的輸出脈沖SR_out以及轉(zhuǎn)移脈沖o1、o2、o3、……的時序關(guān)系。從圖56的時序圖明顯看出，移位電路11-1、11-2，……提取第一幅值(VSS-Vin)的時鐘脈沖CK1和CK2并且電平移位該時鐘脈沖CK1和CK2到第二幅值(VSS-VDD)的轉(zhuǎn)移脈沖o1、o2、o3、……。
如上所述，在根據(jù)第四實施例的移位寄存器電路10中，第一移位電路11-1以及第二移位電路11-2彼此成對并且級聯(lián)連接，同時第三移位電路11-3以及第四移位電路11-4彼此成對并且級聯(lián)連接。然后，這樣的兩個移位電路對交替級聯(lián)連接，并且把彼此具有1/4周期相移的第一時鐘脈沖CK1以及第二時鐘脈沖CK2交替地施加到這種移位寄存器單元(轉(zhuǎn)移級)的重復(fù)排列。因此，可用于驅(qū)動的時鐘脈沖CK1和CK2的頻率被降低到現(xiàn)有技術(shù)的移位寄存器電路中所使用的時鐘脈沖CK和xCK的1/2，在現(xiàn)有技術(shù)中相同電路結(jié)構(gòu)的移位寄存器單元重復(fù)設(shè)置。
因此，用于產(chǎn)生時鐘脈沖CK1和CK2的時鐘發(fā)生電路(未示出)的負載減為一半。此外，由于驅(qū)動頻率可減為一半，因此移位寄存器電路10本身的功耗減小。
現(xiàn)在，描述第一到第四移位電路(移位寄存器單元)11-1到11-4的特定結(jié)構(gòu)。
圖57示出移位電路11-1和11-2的結(jié)構(gòu)的一個實施例。參考圖57，根據(jù)本實施例的每個移位電路11-1和11-2這樣進行構(gòu)造，其包括電平移位部分20和控制脈沖發(fā)生部分40。
當從控制脈沖發(fā)生部分40施加的控制脈沖NSW處于有效狀態(tài)時，電平移位部分20將時鐘脈沖CK從VSS-Vin幅值(例如，0-3V幅值)電平移位到VSS-VDD幅值(例如，0到8V幅值)，并且輸出該電平移位的時鐘脈沖CK作為輸出脈沖OUT?？刂泼}沖發(fā)生部分40接收本級的輸入脈沖作為其一個輸入IN1并且接收本級的輸出脈沖OUT作為其另一個輸入。然后，控制脈沖發(fā)生部分40產(chǎn)生彼此相位相反的控制脈沖NSW和PSW，用于基于輸入脈沖IN1和IN2控制電平移位部分20的驅(qū)動條件。
在此，描述電平移位部分20和控制脈沖發(fā)生部分40的特定電路結(jié)構(gòu)。首先，描述電平移位部分20的電路結(jié)構(gòu)。
圖58示出電平移位電路(LS1)20的結(jié)構(gòu)的一個實施例。參考圖58，根據(jù)本實施例的電平移位部分20包括互補電路21，第一到第五開關(guān)電路22到26，電容元件Cap，以及緩沖器27。電平移位部分20還具有時鐘端28、控制端29和30、電壓端31以及輸出端32。
互補電路21由串聯(lián)連接在電源電壓VSS和電源電壓VDD之間并且導(dǎo)電類型彼此相反的第一和第二晶體管，即NMOS晶體管n11和PMOS晶體管p11組成。NMOS晶體管n11和PMOS晶體管p11的漏極通過緩沖器27連接到電路輸出端32。
第一開關(guān)電路22由包括彼此并聯(lián)連接的NMOS晶體管n21和PMOS晶體管p21的CMOS開關(guān)組成。CMOS開關(guān)一個端子連接到時鐘端28，另一端連接到NMOS晶體管n11的柵極。NMOS晶體管n11和PMOS晶體管p11的柵極分別連接到控制端29和30。
時鐘端28接收向其提供的VSS-Vin幅值(例如，幅值為0到3V)的時鐘脈沖CK1/CK2(在第一移位電路11-1中，接收時鐘脈沖CK1，而在第二移位電路11-2中，接收時鐘脈沖CK2)。應(yīng)該注意到，時鐘CK1/CK2的高側(cè)電壓Vin必須高于晶體管的閾值電平Vth(VDD＞Vin＞Vth)。
由控制脈沖發(fā)生部分40產(chǎn)生的彼此相位相反的控制脈沖NSW和PSW分別供應(yīng)到控制端29和30?？刂泼}沖NSW為高有效脈沖信號，同時控制脈沖PSW為低有效脈沖信號。固定的電壓Vref1(例如，時鐘脈沖CK1/CK2的高側(cè)電壓Vin)被施加到電壓端31。
第二開關(guān)電路23由包括彼此并聯(lián)連接的NMOS晶體管n22和PMOS晶體管p22的CMOS開關(guān)組成。CMOS開關(guān)一端連接到電源電壓VDD并且其另一端連接到PMOS晶體管p11的柵極。NMOS晶體管n22和PMOS晶體管p22的柵極分別連接到控制端29和30。當控制脈沖NSW和PSW處于有效狀態(tài)時，第二開關(guān)23表現(xiàn)為關(guān)斷狀態(tài)，以中斷電源電壓VDD和PMOS晶體管p11的柵極之間的電連接。
第三開關(guān)電路24由包括彼此并聯(lián)連接的NMOS晶體管n23和PMOS晶體管p23的CMOS開關(guān)組成。CMOS開關(guān)一端連接到電源電壓VDD并且其另一端連接到NMOS晶體管n11的柵極。NMOS晶體管n23和PMOS晶體管p23的柵極分別連接到控制端29和30。當控制脈沖NSW和PSW處于有效狀態(tài)時，第三開關(guān)電路24表現(xiàn)出關(guān)斷狀態(tài)，以中斷電源電壓VDD和NMOS晶體管n11的柵極之間的電連接，從而將NMOS晶體管n11的柵極置于浮空狀態(tài)。
第四開關(guān)25由包括彼此并聯(lián)連接的NMOS晶體管n24和PMOS晶體管p24的CMOS開關(guān)組成。CMOS開關(guān)一端連接到時鐘端28并且其另一端連接到電容元件Cap的一端。NMOS晶體管n24和PMOS晶體管p24的柵極分別連接到控制端29和30。當控制脈沖NSW和PSW處于有效狀態(tài)時，第四開關(guān)電路25表現(xiàn)出導(dǎo)通狀態(tài)，以便能夠把時鐘脈沖CK供應(yīng)到電容元件Cap的一端。然而，當控制脈沖NSW和PSW處于無效狀態(tài)時，第四開關(guān)電路25表現(xiàn)為關(guān)斷狀態(tài)并且中斷時鐘端28和電容元件Cap一端之間的電連接。
第五開關(guān)電路26由包括彼此并聯(lián)連接的NMOS晶體管n25和PMOS晶體管p25的CMOS開關(guān)組成。CMOS開關(guān)一端連接到電壓端31并且另一端連接到電容元件Cap的一端。反相的控制脈沖PSW施加到NMOS晶體管n25的柵極，同時正相的控制脈沖NSW施加到PMOS晶體管p25的柵極。當控制脈沖NSW和PSW處于有效狀態(tài)時，第五開關(guān)電路26表現(xiàn)為關(guān)斷狀態(tài)，以中斷電壓端31和電容元件Cap一端之間的電連接。然而，當控制脈沖NSW和PSW處于無效狀態(tài)時，第五開關(guān)電路26表現(xiàn)為導(dǎo)通狀態(tài)并且電連接電壓端31和電容元件Cap的一端。
電容元件Cap連接在第四和第五開關(guān)電路25和26的另一端以及NMOS晶體管n11的柵極之間。因此，當?shù)谒拈_關(guān)電路25處于導(dǎo)通狀態(tài)時，時鐘脈沖CK通過開關(guān)電路25施加到電容元件Cap的一端并且通過電容元件Cap的耦合而傳遞到PMOS晶體管p11的柵極。
緩沖器27由例如反相器緩沖電路組成。然而，實際上，緩沖器27并不需要的，但作為臨時要求設(shè)置。
現(xiàn)在，參考圖59描述具有上述結(jié)構(gòu)的電平移位部分20的電路操作。
首先，當控制脈沖NSW和PSW處于無效狀態(tài)時，第一和第四開關(guān)22和25具有關(guān)斷狀態(tài)，同時第二，第三，和第五開關(guān)23，24，和26具有導(dǎo)通狀態(tài)。因此，節(jié)點A(PMOS晶體管p11的柵極)上的電壓VA以及另一節(jié)點B(NMOS晶體管n11的柵極)上的電壓VB等于電源電壓VDD，而不管時鐘脈沖CK(CK1/CK2)的邏輯狀態(tài)。因此，由于PMOS晶體管p11置于關(guān)斷狀態(tài)并且NMOS晶體管n11置于導(dǎo)通狀態(tài)，因此輸出脈沖OUT具有電源電壓VSS。
當控制脈沖NSW和PSW處于有效狀態(tài)，即，當電平移位部分20處于驅(qū)動狀態(tài)時，第一和第四開關(guān)22和25具有導(dǎo)通狀態(tài)而第二，第三，和第五開關(guān)23，24，和26具有關(guān)斷狀態(tài)。因此，節(jié)點A置于浮空狀態(tài)并且通過電容元件Cap耦合到時鐘脈沖CK。時鐘脈沖CK通過第一開關(guān)電路22施加到節(jié)點B上。
在控制脈沖NSW和PSW的有效周期內(nèi)，執(zhí)行提取時鐘脈沖CK(CK1/CK2)的低電壓側(cè)脈沖(即，有效低脈沖)的過程以及將時鐘脈沖CK從VSS-Vin幅值電平移位到VSS-VDD幅值的另一過程。
此外，在控制脈沖NSW和PSW的有效周期內(nèi)節(jié)點B上的時鐘幅值為VSS/Vin，并且節(jié)點A上的時鐘幅值為VDD-Vin/VDD，并且另外施加到節(jié)點A和節(jié)點B上的時鐘具有相同的相位。因此，在PMOS晶體管p11和NMOS晶體管n11將要關(guān)斷的時刻，根據(jù)從節(jié)點A和B上的電壓VA和VB的關(guān)系，它們被確保置于關(guān)斷狀態(tài)。因此，在由PMOS晶體管p11和NMOS晶體管n11形成的互補電路21中，可確保防止當MOS晶體管p11和n11處于關(guān)斷狀態(tài)時的泄漏。
如上所述，將VSS-Vin(例如，0到3V)幅值的時鐘脈沖CK電平移位到VSS-VDD(例如，0到8V)幅值的輸出脈沖OUT的電平移位部分20包括作為基本電路的、由NMOS晶體管n11和PMOS晶體管p11所組成的互補電路21。然后，當電平移位部分20為電平移位而被驅(qū)動時，把時鐘脈沖CK施加到NMOS晶體管n11的柵極，同時把由通過電容元件Cap的耦合而相對移位時鐘脈沖CK到電源電壓VDD側(cè)所得到的時鐘脈沖施加到PMOS晶體管p11的柵極。因此，在NMOS晶體管n11和PMOS晶體管p11將要關(guān)斷的時刻，將確保它們被置于關(guān)斷狀態(tài)。因此，沒有漏電流流到互補電路21。
由于沒有漏電流以這種方式流到電平移位部分20，因此移位寄存器電路10的功耗減小可實現(xiàn)。此外，由于由導(dǎo)電類型相反的晶體管所形成的互補電路21作為基本電路使用，所以互補電路21不遭受漏電流的影響，并且在晶體管的飽和區(qū)一直被驅(qū)動。因此，電平移位部分20有力對抗晶體管特性(閾值電平Vth，漏源電流Ids，等等)的擴散，該特性擴散在現(xiàn)有技術(shù)中采用電流鏡像電路作為基本電路的電平移位電路中出現(xiàn)。換句話說，電平移位部分20的電路性能并不受晶體管特性擴散的太大影響。另外，由于沒有泄漏出現(xiàn)在電源電壓VDD和時鐘脈沖CK之間，時鐘脈沖CK上的負載減小。
此外，當控制脈沖NSW和PSW處于無效狀態(tài)時，第四開關(guān)電路25表現(xiàn)為關(guān)斷狀態(tài)，其中其中斷時鐘端28和節(jié)點C(電容元件Cap的一端)之間的電連接，這樣時鐘脈沖CK的影響可能不出現(xiàn)在節(jié)點A上。此外，第五開關(guān)電路26置于導(dǎo)通狀態(tài)以電連接電壓端31和節(jié)點C，從而固定節(jié)點C上的電壓VC到固定電壓Vref1(＝Vin)。因此，可防止時鐘脈沖CK的耦合通過電容元件Cap對節(jié)點A產(chǎn)生影響。因此，可防止輸出脈沖OUT上出現(xiàn)由于節(jié)點A上的電壓VA波動而發(fā)生的須狀噪聲。
另外，由于第一和第四開關(guān)22和25采用CMOS開關(guān)形成，在第一和第四開關(guān)22和25分別由單個NMOS晶體管形成時關(guān)于NMOS晶體管的導(dǎo)通阻值的可能情況(即，在導(dǎo)通狀態(tài)下時鐘脈沖CK(CK1/CK2)的高側(cè)電壓Vin可能變?yōu)楦哂陔娫措妷篤DD的可能性)，可通過PMOS晶體管p21和p24的動作而消除。
此外，由于第二、第三和第五開關(guān)23、24和26分別由CMOS開關(guān)形成，因此在第二、第三和第五開關(guān)23、24和26分別由單個NMOS晶體管形成時關(guān)于柵漏耦合或柵源耦合而產(chǎn)生的可能情況(即，因為通過耦合而進入的噪聲導(dǎo)致電路故障的可能性)，可通過PMOS晶體管p22、p23和p25的動作而消除。
應(yīng)該注意到，在本實施例中，盡管上述的可能情況可通過采用CMOS開關(guān)而形成第一到第五開關(guān)電路22到26來消除，但是對消除的對策不必做出要求，并且可以通過依據(jù)電路常數(shù)以及驅(qū)動條件(各種電壓設(shè)定值)檢測對抗所述可能情況的對策的必要性來選擇是否應(yīng)該采取對策。
現(xiàn)在，描述控制脈沖發(fā)生部分40的電路結(jié)構(gòu)。圖60示出控制脈沖發(fā)生部分40的結(jié)構(gòu)的一個實施例。
參考圖60，根據(jù)本實施例的控制脈沖發(fā)生部分40包括NOR電路41，開關(guān)電路42，兩個反相器電路43A和43B，以及復(fù)位電路44。此外，控制脈沖發(fā)生部分40具有兩個輸入端45和46，兩個輸出端47和48，以及復(fù)位端49。
輸入端45接收脈寬等于時鐘脈沖CK(CK1/CK2)的輸入脈沖IN1作為其輸入。輸入脈沖IN1對應(yīng)于移位寄存器電路10中本級的輸入脈沖。輸入端46接收與輸入脈沖IN1相移1/4周期的時鐘脈沖CK的輸入脈沖IN2作為其輸入。輸入脈沖IN2對應(yīng)于移位寄存器電路10中本級的輸出脈沖。
或非電路41邏輯或輸入脈沖IN1和輸入脈沖IN2。開關(guān)電路42由包括彼此并聯(lián)連接的NMOS晶體管n31和PMOS晶體管p31的CMOS開關(guān)組成，并且其輸入端連接到或非電路41的輸出端。在開關(guān)電路42中，通過復(fù)位端49輸入的復(fù)位脈沖“rest”直接施加到NMOS晶體管n31的柵極。同時，復(fù)位脈沖“rest”在其由反相器電路43A反相后施加到PMOS晶體管p31的柵極。復(fù)位脈沖“rest”為低有效脈沖信號。
復(fù)位電路44由連接在電源電壓VDD和開關(guān)電路42的輸出端之間并且用于接收復(fù)位脈沖“rest”作為其柵極輸入的PMOS晶體管p32組成。在復(fù)位電路44中，當復(fù)位脈沖“rest”表現(xiàn)為低電壓時，PMOS晶體管p32置于導(dǎo)通狀態(tài)以執(zhí)行復(fù)位開關(guān)電路42的輸出端電壓到電源電壓VDD的復(fù)位操作。
反相器電路43B反相開關(guān)電路42的輸出脈沖以產(chǎn)生正相的控制脈沖NSW并且通過輸出端47輸出控制脈沖NSW。此外，開關(guān)電路42的輸出脈沖當其通過輸出端時通過并且作為正相的控制脈沖PSW輸出。圖61示出輸入脈沖IN1和IN2以及控制脈沖NSW和PSW的時序關(guān)系。
在具有上述結(jié)構(gòu)的控制脈沖發(fā)生部分40中，如果復(fù)位脈沖“rest”置于低狀態(tài)(電源電壓VSS)，那么開關(guān)電路42的NMOS晶體管n31和PMOS晶體管p31兩者都置于關(guān)斷狀態(tài)，同時復(fù)位電路44的PMOS晶體管p32置于導(dǎo)通狀態(tài)以固定反相器電路43B的輸入端為電源電壓VDD。因此，控制脈沖發(fā)生部分40輸出有效狀態(tài)的控制脈沖NSW和PSW以將電平移位部分20置于無效狀態(tài)。當復(fù)位脈沖“rest”具有高電平(電源電壓VDD)時，開關(guān)電路42導(dǎo)通并且復(fù)位電路44關(guān)斷，并且因此，控制脈沖發(fā)生部分40輸出有效狀態(tài)的控制脈沖NSW和PSW以將電平移位部分20置于有效狀態(tài)。
圖62示出第三和第四移位電路11-3和11-4的結(jié)構(gòu)的一個實施例。
參考圖62，根據(jù)本實施例的第三和第四移位電路11-3以及11-4分別如此構(gòu)造，其包括電平移位部分50，控制脈沖發(fā)生部分40，以及反相器電路INV?？刂泼}沖發(fā)生部分40由結(jié)構(gòu)與第一和第二移位電路11-1和11-2的控制脈沖發(fā)生部分40相同的控制脈沖發(fā)生部分組成。然而，在根據(jù)本實施例的第三和第四移位電路11-3和11-4中，電平移位部分50的輸出脈沖OUT由反相器INV反相并且然后作為本級的輸出脈沖引出。
第三和第四移位電路11-3和11-4與移位電路11-1與11-2的區(qū)別在于以下點。特別是，如上所述，當控制脈沖IN處于有效狀態(tài)時，移位電路11-1和11-2提取并且電平移位時鐘脈沖CK1/CK2的有效低電平。相反，第三和第四移位電路11-3和11-4提取并且電平移位時鐘脈沖CK1/CK2的有效高電平。
電平移位部分20和50執(zhí)行不同的過程。由于電平移位部分50執(zhí)行的基本操作與電平移位部分20相同，因此其在結(jié)構(gòu)上也基本相同。
圖63示出電平移位部分50(LS2)的結(jié)構(gòu)的一個實施例。在圖63中，由于電平移位部分50包括與電平移位部分20相同的元件，因此相同的元件用與圖58相同的附圖標記表示。
特別是，參考圖63，根據(jù)本實施例的電平移位部分50包括互補電路21、第一到第五開關(guān)22到26、電容元件Cap以及緩沖器27。此外，電平移位部分50具有時鐘端28、控制端29和30、電壓端31以及輸出端32。另外，電平移位部分50構(gòu)造成其采用除第一和第二電源電壓VSS和VDD以外的第三電源電壓VDD2，以便執(zhí)行與電平移位部分20不同的過程。
當時鐘脈沖CK(CK1/CK2)的幅值設(shè)定為VSS-Vin時第三電源電壓VDD2設(shè)定為VDD-Vin。此外，第二開關(guān)電路23連接在電源電壓VDD2以及PMOS晶體管p11的柵極之間，并且第三開關(guān)電路24連接在電源電壓VSS和NMOS晶體管n11的柵極之間。此外，固定電壓Vref2(例如，電源電壓VSS)施加到電壓端31。
現(xiàn)在，參考圖64描述具有上述結(jié)構(gòu)的電平移位部分50的電路操作。
首先，當控制脈沖NSW和PSW處于無效狀態(tài)時，第一和第四開關(guān)22和25處于關(guān)斷狀態(tài)，而第二、第三和第五開關(guān)23、24和26處于導(dǎo)通狀態(tài)。因此，不管時鐘脈沖CK(CK1/CK2)的邏輯狀態(tài)，節(jié)點A(PMOS晶體管p11的柵極)上的電壓VA等于電源電壓VDD2(VDD-Vin)，并且另一節(jié)點B(NMOS晶體管n11的柵極)上的電壓VB等于電源電壓VSS。因此，PMOS晶體管p11表現(xiàn)出導(dǎo)通狀態(tài)并且NMOS晶體管n11表現(xiàn)出關(guān)斷狀態(tài)，并且因此，輸出脈沖OUT等于電源電壓VDD。
當控制脈沖NSW和PSW處于有效狀態(tài)時，即，當電平移位部分50處于驅(qū)動狀態(tài)時，第一和第四開關(guān)22和25處于導(dǎo)通狀態(tài)，同時第二，第三，和第五開關(guān)23，24，和26處于關(guān)斷狀態(tài)。因此，節(jié)點A處于浮空狀態(tài)并且通過電容元件Cap受時鐘脈沖CK耦合的影響。時鐘脈沖CK通過第一開關(guān)電路22施加到節(jié)點B上。
在控制脈沖NSW和PSW的有效周期內(nèi)，執(zhí)行提取時鐘脈沖CK(CK1/CK2)高電壓側(cè)脈沖(即提取有效高脈沖)的過程，和將時鐘脈沖CK從VSS-Vin幅值電平移位(電平轉(zhuǎn)換)到VSS-VDD幅值的另一過程。
此外，控制脈沖NSW和PSW的有效周期內(nèi)的節(jié)點B上的時鐘幅值為VSS/Vin，同時節(jié)點A上的時鐘幅值為VDD-Vin/VDD，并且另外施加到節(jié)點A和B上的時鐘具有相同的相位。因此，在PMOS晶體管p11和NMOS晶體管n11將要關(guān)斷的時刻，根據(jù)節(jié)點A和B上的電壓VA和VB的關(guān)系，它們被確保置于關(guān)斷狀態(tài)。因此，在由PMOS晶體管p11和NMOS晶體管n11形成的互補電路21中，可確保防止當MOS晶體管p11和n11關(guān)斷時的泄漏。
如上所述，電平移位部分50(其將VSS-Vin幅值的時鐘脈沖CK電平移位到VSS-VDD幅值的輸出脈沖OUT)，采用由NMOS晶體管n11和PMOS晶體管p11組成的互補電路21作為基本電路。然后，當電平移位部分50為電平移位而被驅(qū)動時，把時鐘脈沖CK施加到NMOS晶體管n11的柵極，同時把通過電容元件Cap耦合而相對移位時鐘脈沖CK到電源電壓VDD側(cè)而得到的時鐘脈沖施加到PMOS晶體管p11的柵極。因此，在NMOS晶體管n11和PMOS晶體管p11將要關(guān)斷的時刻，確保它們置于關(guān)斷狀態(tài)。因此，沒有漏電流流到互補電路21。
由于以這種方式?jīng)]有漏電流流到電平移位部分50，那么可預(yù)料到移位寄存器電路10的功耗減小。此外，由于由導(dǎo)電類型相反的晶體管形成的互補電路21用作基本電路，因此沒有漏電流流過互補電路21并且在晶體管的飽和區(qū)，互補電路21一直被驅(qū)動。因此，電平移位部分50可有力對抗晶體管特性(閾值電平Vth，漏源電流Ids，等等)的擴散，該特性擴散在現(xiàn)有技術(shù)中采用電流鏡像電路作為基本電路的電平移位電路中出現(xiàn)。換句話說，電平移位部分50的電路性能不受晶體管特性擴散太大影響。另外，由于在電源電壓VDD和時鐘脈沖CK之間沒有漏電流，因此時鐘脈沖CK上的負載可減小。電平移位部分50表現(xiàn)出與電平移位部分20相同的其它動作和優(yōu)點。
圖65示出根據(jù)本發(fā)明第五實施例的移位寄存器電路的結(jié)構(gòu)。根據(jù)本實施例的移位寄存器電路60這樣進行構(gòu)造，即第一到第四移位電路61-1到61-4級聯(lián)連接作為移位寄存器單元(轉(zhuǎn)移級/移位級)并且，多個這種第一到第四移位電路61-1到61-4組重復(fù)設(shè)置并且級聯(lián)連接，與根據(jù)第四實施例的移位寄存器電路10類似。
如下面的詳細描述，第一移位電路61-1和第二移位電路61-2具有相同的電路結(jié)構(gòu)，并且第三移位電力61-3和第四移位電路61-4具有另一相同的電路結(jié)構(gòu)。把第一時鐘脈沖CK1施加到第一和第三移位電路61-1和61-3，同時把第二時鐘脈沖CK2施加到第二和第四移位電路61-2和61-4，第二時鐘脈沖CK2與第一時鐘脈沖CK1頻率相同，并且與第一時鐘脈沖CK1具有1/4周期相移。
低有效初始脈沖ST作為控制脈沖IN施加到第一移位電路61-1。當控制脈沖IN處于有效狀態(tài)(低電壓)時，移位電路61-1提取第一時鐘脈沖CK1的低電壓側(cè)脈沖(有效低)，將該低電壓側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出電平移位的低電壓側(cè)脈沖。第一移位電路61-1的低有效輸出脈沖OUT作為控制脈沖IN施加到第二級的移位電路61-2。
當控制脈沖IN處于有效狀態(tài)時，第二級上的移位電路61-2提取第二時鐘脈沖CK2的低電壓側(cè)脈沖，將該低電壓側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的低電壓側(cè)脈沖。移位電路61-2的低有效輸出脈沖OUT作為控制脈沖IN施加到第三級上的移位電路61-3。
當控制脈沖IN處于有效狀態(tài)時，第三級上的移位電路61-3提取第一時鐘脈沖CK1的高電壓側(cè)脈沖(有效高)，將該高電壓側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的高電壓側(cè)脈沖。移位電路61-3的低有效輸出脈沖OUT作為控制脈沖IN施加到第四級上的移位電路61-4。
當控制脈沖IN處于有效狀態(tài)時，第四級上的移位電路61-4提取第二時鐘脈沖CK2的高電壓側(cè)脈沖，將該高電壓側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的高電壓側(cè)脈沖。把第四移位電路61-4的低有效輸出脈沖OUT作為控制脈沖IN施加到第五級上的移位電路61-5。
此后，重復(fù)第一到第四移位電路61-1到61-4的四級組的電路操作。
在移位電路(轉(zhuǎn)移級)61-1、61-2，……中，本級的輸入脈沖IN(控制脈沖)以及本級的輸出脈沖OUT用作三輸入或非門電路62-1、62-2，……的兩個輸入。把脈寬小于時鐘脈沖CK1和CK2的高有效使能脈沖EN施加到或非門電路62-1、62-2，……的剩下的一個輸入。然后，或非門電路62-1、62-2，……的高有效輸出脈沖作為每個轉(zhuǎn)移的轉(zhuǎn)移脈沖o1、o2、……引出。
圖66示出時鐘脈沖CK1和CK2，使能脈沖EN，初始脈沖ST，第一和第二級的輸出脈沖SR_out，以及轉(zhuǎn)移脈沖o1、o2、o3、……的時序關(guān)系。從圖66的時序圖明顯看出，移位電路61-1、61-2，……提取第一幅值(VSS-Vin)的時鐘脈沖CK1和CK2并且電平移位(電平轉(zhuǎn)換)時鐘脈沖CK1和CK2到第二幅值(VSS-VDD)的轉(zhuǎn)移脈沖o1、o2、o3、……如上所述，同樣在根據(jù)第五實施例的移位寄存器電路60中，移位電路61-1，61-2彼此成對并且級聯(lián)連接，并且第三移位電路61-3和第四移位電路61-4彼此成對并且級聯(lián)連接。此外，兩組移位電路對級聯(lián)連接，并且彼此具有1/4周期相移的時鐘脈沖CK1和時鐘脈沖CK2交替施加到這種移位寄存器單元(轉(zhuǎn)移級)的重復(fù)排列上。因此，可實現(xiàn)移位寄存器電路60的驅(qū)動，其時鐘脈沖CK1和CK2的頻率減小到現(xiàn)有技術(shù)中移位寄存器所采用的時鐘脈沖CK和xCK的一半。在現(xiàn)有技術(shù)中，具有相同電路結(jié)構(gòu)的移位寄存器單元可重復(fù)設(shè)置，因此，產(chǎn)生時鐘脈沖CK1和CK2的時鐘發(fā)生電路的負載可減到一半，并且驅(qū)動頻率可見到一半。結(jié)果是，可預(yù)料到移位寄存器電路60本身的功耗減小。
現(xiàn)在，描述第一到第四移位電路(移位寄存器單元)61-2到61-4的特定結(jié)構(gòu)。
圖67示出移位電路61-1以及61-2的結(jié)構(gòu)的一個實施例。參考圖67，根據(jù)本實施例的移位電路61-1以及61-2包括電平移位部分20，控制脈沖發(fā)生部分70，以及反相器電路INV。電平移位部分20與結(jié)合第四實施例的移位寄存器電路10在上面描述的電平移位部分20相同，并具有同樣的特定電路結(jié)構(gòu)(圖58)。
在此，描述控制脈沖發(fā)生部分70的特定電路結(jié)構(gòu)。圖68示出控制脈沖發(fā)生部分70的結(jié)構(gòu)的一個實施例。
參考圖68，根據(jù)本實施例的控制脈沖發(fā)生部分70包括NAND電路71，開關(guān)電路72，兩個反相器電路73A和73B，以及復(fù)位電路74。此外，控制脈沖發(fā)生部分70具有兩個輸入端75和76，兩個輸出端77和78，以及復(fù)位端79。
輸入端75接收脈寬等于時鐘脈沖CK(CK1/CK2)的輸入脈沖IN1作為其輸入。輸入脈沖IN1對應(yīng)于移位寄存器電路60本級的輸入脈沖。輸入端76接收另一輸入脈沖IN2作為其輸入。輸入脈沖IN2與輸入脈沖IN1具有1/4周期時鐘脈沖CK的相移。輸入脈沖IN2對應(yīng)于移位寄存器電路60本級的輸出脈沖。
NAND電路71邏輯NAND輸入脈沖IN1和輸入脈沖IN2。開關(guān)電路72由包括彼此并聯(lián)連接的NMOS晶體管n41和PMOS晶體管p41的CMOS開關(guān)組成并且其輸入端連接到NAND電路71的輸出端。在開關(guān)電路72中，通過復(fù)位端79輸入的復(fù)位脈沖“rest”在其由反相器電路73A反相后施加到NMOS晶體管n41的柵極。同時，復(fù)位脈沖“rest”直接施加到PMOS晶體管p41的柵極。復(fù)位脈沖“rest”為高有效脈沖信號。
復(fù)位電路74由連接在開關(guān)電路72的輸出端和電源電壓VSS之間的NMOS晶體管n42組成，并且用于接收復(fù)位脈沖“rest”作為其柵極輸入。在復(fù)位電路74中，當復(fù)位脈沖“rest”表現(xiàn)為高電壓時，NMOS晶體管n42置于導(dǎo)通狀態(tài)，以執(zhí)行設(shè)定開關(guān)電路72的輸出端電壓為電源電壓VSS的復(fù)位操作。
反相器電路73B反相開關(guān)電路72的輸出脈沖以產(chǎn)生反相的控制脈沖PSW并且通過輸出端78輸出所產(chǎn)生的控制脈沖PSW。此外，開關(guān)電路72的輸出脈沖當其通過輸出端77時通過并且作為正相的控制脈沖NSW輸出。圖69示出輸入脈沖IN1和IN2以及控制脈沖NSW和PSW之間的時序關(guān)系。
在具有上述結(jié)構(gòu)的控制脈沖發(fā)生部分70中，如果復(fù)位脈沖“rest”置于高電平(電源電壓VDD)，那么開關(guān)電路72的NMOS晶體管n41和PMOS晶體管p41兩者都置于關(guān)斷狀態(tài)，同時復(fù)位電路74的NMOS晶體管n42置于導(dǎo)通狀態(tài)以固定反相器電路73B的輸入端為電源電壓VSS。因此，控制脈沖發(fā)生部分70輸出無效狀態(tài)的控制脈沖NSW和PSW以將電平移位部分20置于無效狀態(tài)。當復(fù)位脈沖“rest”具有低電平(電源電壓VSS)時，開關(guān)電路72導(dǎo)通并且復(fù)位電路74關(guān)斷。因此，有效狀態(tài)的控制脈沖NSW和PSW從控制脈沖發(fā)生部分70輸出以將電平移位部分20置于有效狀態(tài)。
如上所述，盡管第一和第二移位電路61-1和61-2包括根據(jù)本實施例的控制脈沖發(fā)生部分70和電平移位部分20的組合，但是第三和第四移位電路61-3和61-4包括根據(jù)本實施例的控制脈沖發(fā)生部分70和電平移位部分50(圖63)的組合，如圖70所示。
現(xiàn)在，描述與根據(jù)第四和第五實施例的移位寄存器電路10和60使用的各種電路塊的特定電路結(jié)構(gòu)。
首先，參考圖71描述使用在根據(jù)第四實施例的移位寄存器電路10中的三輸入與門電路12-1，12-2，……。三輸入與門電路包括串聯(lián)連接在節(jié)點N11和電源電壓VSS之間的NMOS晶體管n51，n52以及n53，以及并聯(lián)連接在電源電壓VDD和節(jié)點N11之間的PMOS晶體管p51，p52，以及p53。三輸入與門電路這樣進行構(gòu)造，使得當三個輸入IN1，IN2，和IN3施加到晶體管n51到n53以及p51到p53的柵極時節(jié)點N11上的電壓由反相器電路INV反相并且作為邏輯與輸出而輸出。
對于上述的反相器電路INV以及使用在根據(jù)第四和第五實施例的移位寄存器電路10和60的各種位置上的反相器電路，使用CMOS反相器，其包括串聯(lián)連接在電源電壓VDD和電源電壓VSS之間的NMOS晶體管和PMOS晶體管并且柵極和漏極彼此公共連接，如圖72所示。
現(xiàn)在，參考圖73描述在根據(jù)第四實施例的移位寄存器電路10的控制脈沖發(fā)生部分40中所使用的二輸入或非門電路41。二輸入或非門電路包括在電源電壓VDD和節(jié)點N12之間串聯(lián)連接的PMOS晶體管p55和p56以及在節(jié)點N12和電源電壓VSS之間并聯(lián)連接的NMOS晶體管n55和n56。二輸入或非門電路這樣進行構(gòu)造，使得當二輸入IN1和IN2分別施加到PMOS晶體管p55和p56以及NMOS晶體管n55和n56的柵極時節(jié)點N12上的電壓作為邏輯或非輸出引出。
現(xiàn)在，參考圖74描述在根據(jù)第五實施例的移位寄存器電路60中所使用的或非電路62-1，62-2，……。所示的三輸入或非電路包括在節(jié)點N13和電源電壓VSS之間并聯(lián)連接的NMOS晶體管n61，n62，和n63，以及串聯(lián)連接在電源電壓VDD和節(jié)點N13之間的PMOS晶體管p61，p62，和p63。三輸入或非電路這樣進行構(gòu)造，使得當三個輸入IN1，IN2，和IN3施加到晶體管n61到n63以及p61到p63時節(jié)點N13上的電壓作為邏輯或非輸出引出。
最后，參考圖75描述根據(jù)第五實施例的移位寄存器電路60的控制脈沖發(fā)生部分70中所使用的二輸入NAND電路71。所示的二輸入NAND電路包括在電源電壓VDD和節(jié)點N14之間并聯(lián)連接的PMOS晶體管p65和p66以及在節(jié)點N14和電源電壓VSS之間串聯(lián)連接的NMOS晶體管n65和n66。二輸入NAND電路這樣進行構(gòu)造，使得當兩個輸入IN1和IN2分別施加到PMOS晶體管p65和p66以及NMOS晶體管n65和n66的柵極時節(jié)點N14上的電壓作為NAND輸出引出。圖71到75中所示的邏輯電路僅僅為實施例并且只要其操作類似可由任一其它邏輯電路代替。
根據(jù)第四和第五實施例的移位寄存器電路10和60可用作具有電平移位功能的通用移位寄存器電路。移位寄存器電路10和60還可用作形成在與驅(qū)動電路集成型的顯示設(shè)備中的垂直驅(qū)動器或水平驅(qū)動器的掃描器的移位寄存器電路。在顯示設(shè)備中，驅(qū)動像素陣列部分的外圍驅(qū)動電路形成在板上，其中每個包括光電元件的像素以行和列二維排列，在板上設(shè)置像素陣列部分。
圖54示出根據(jù)本發(fā)明應(yīng)用實施例的顯示設(shè)備結(jié)構(gòu)的實施例。圖54中所示的顯示設(shè)備形成為有源矩陣型液晶顯示設(shè)備，并且液晶單元用作像素的光電元件。
參考圖54，根據(jù)本應(yīng)用實施例的有源矩陣型液晶顯示設(shè)備80包括像素陣列部分81，垂直驅(qū)動器82，水平驅(qū)動器83，等等。包括垂直驅(qū)動器82和水平驅(qū)動器83的外圍驅(qū)動電路在液晶板84上整體形成，在液晶板84上形成像素陣列部分81。液晶板84包括以相對關(guān)系設(shè)置的兩個絕緣底板(例如玻璃板)，其間留出固定間隙，并且液晶材料密封在間隙中。
像素陣列部分81具有以m行和n列二維設(shè)置在其上的像素90。此外，在像素90的矩陣上，為每行布置掃描線85-1到85-m，并且為每列布置信號線86-1到86-n。每個像素90包括TFT(薄膜晶體管)91，像素電極連接到TFT 91的漏極上的液晶單元92，以及其一個電極連接到TFT 91漏極上的保持電容器93。
在上述的像素結(jié)構(gòu)中，每個像素90的TFT 61柵極連接到掃描線85(85-1到85-m)并且源極連接到信號線86(86-1到86-n)。同時，液晶單元92的相對電極和保持電容器93的另一電極連接到施加了公共電壓VCOM的公共線87上。
垂直驅(qū)動器82由移位寄存器等形成，并且以行為單位選擇像素陣列部分81的像素90。水平驅(qū)動器83由移位寄存器，采樣開關(guān)等形成，并且以像素為單位順序地(按照點順序)或者同時以行為單位(按照線順序)把從面板的外部分輸入的視頻信號寫入到由垂直驅(qū)動器82所選擇行的像素90中。
在具有上述結(jié)構(gòu)的有源矩陣型液晶顯示設(shè)備80中，根據(jù)上述第一或第二實施例的移位寄存器電路10或60用作形成垂直驅(qū)動器82以及水平驅(qū)動器83中的至少一個的移位寄存器電路。
移位寄存器10或60以這種方式用作形成垂直驅(qū)動器82或水平驅(qū)動器83的移位寄存器電路。移位寄存器電路10和60采用包括電平移位部分20或50的移位電路11-1，11-2，……/61-1，61-2，……，作為其移位寄存器單元(轉(zhuǎn)移級)，其沒有漏電流并且電流消耗低。因此，移位寄存器電路10和60的功耗低。因此，可預(yù)料到液晶顯示設(shè)備80的功耗低。
應(yīng)該注意到，在上述應(yīng)用實施例中，盡管本發(fā)明應(yīng)用到其中液晶單元用作像素的光電元件的液晶顯示設(shè)備，但本發(fā)明的應(yīng)用并不局限于液晶顯示設(shè)備，本發(fā)明還可應(yīng)用到各種顯示設(shè)備。各種顯示設(shè)備的實施例可為EL顯示設(shè)備，其采用EL(電致發(fā)光)元件作為像素的光電元件，或者包括采用移位寄存器電路形成的掃描器的其它裝置。在EL顯示設(shè)備中，采用移位寄存器電路所形成的垂直驅(qū)動器或水平驅(qū)動器形成在形成像素陣列部分的板上。
盡管本發(fā)明的優(yōu)選實施例已經(jīng)采用特定術(shù)語描述，但是這種描述僅為說明性的目的，并且應(yīng)該理解，在不脫離所附權(quán)利要求的精神或范圍的情況下，可形成各種改變和變形。
權(quán)利要求
1.一種電平轉(zhuǎn)換電路，包括串聯(lián)連接在第一電源電壓和第二電源電壓之間并且導(dǎo)電類型彼此相反的第一和第二晶體管；輸入時鐘信號的時鐘端；連接在所述時鐘端和所述第一晶體管的柵極之間并且當電路操作控制信號處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第一開關(guān)裝置；連接在所述第二電源電壓和所述第二晶體管的柵極之間并且當電路操作控制信號處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第二開關(guān)裝置；以及連接在所述時鐘端和所述第二晶體管的柵極之間的電容元件。
2.根據(jù)權(quán)利要求1的電平轉(zhuǎn)換電路，還包括連接在所述第二電源電壓和所述第二晶體管的柵極之間的單向電路。
3.根據(jù)權(quán)利要求1的電平轉(zhuǎn)換電路，其中當該時鐘信號置于高電平時，該電路操作控制信號從無效狀態(tài)變?yōu)橛行顟B(tài)。
4.根據(jù)權(quán)利要求1的電平轉(zhuǎn)換電路，還包括用于周期性將所述第二晶體管的柵極電壓設(shè)定為所述第二電源電壓的復(fù)位裝置。
5.根據(jù)權(quán)利要求4的電平轉(zhuǎn)換電路，其中所述復(fù)位裝置連接在所述第二電源電壓和所述第二晶體管的柵極之間，并且當該時鐘信號具有高電平時，所述復(fù)位裝置具有導(dǎo)通狀態(tài)。
6.一種電源電壓發(fā)生電路，包括用于將第一幅值的時鐘脈沖電平轉(zhuǎn)換到第二幅值的時鐘脈沖的電平轉(zhuǎn)換裝置；用于將由所述電平轉(zhuǎn)換裝置電平轉(zhuǎn)換得到的第二幅值的時鐘脈沖轉(zhuǎn)換成彼此相位相反的時鐘脈沖的緩沖裝置；以及用于響應(yīng)從所述緩沖裝置輸出的相位相反的時鐘信號而動作以產(chǎn)生預(yù)定電源電壓的電路部分；所述電平轉(zhuǎn)換裝置包括串聯(lián)連接在第一電源電壓和第二電源電壓之間并且導(dǎo)電類型彼此相反的第一和第二晶體管；輸入時鐘信號的時鐘端；連接在所述時鐘端和所述第一晶體管的柵極之間并且當電路操作控制信號處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第一開關(guān)裝置；連接在所述第二電源電壓和所述第二晶體管的柵極之間并且當電路操作控制信號處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第二開關(guān)裝置；以及連接在所述時鐘端和所述第二晶體管的柵極之間的電容元件。
7.根據(jù)權(quán)利要求6的電源電壓發(fā)生電路，其中所述電平轉(zhuǎn)換裝置還包括連接在所述第二電源電壓和所述第二晶體管的柵極之間的單向電路。
8.根據(jù)權(quán)利要求6的電源電壓發(fā)生電路，其中當該時鐘信號置于高電平時，該電路操作控制信號從無效狀態(tài)變?yōu)橛行顟B(tài)。
9.根據(jù)權(quán)利要求6的電源電壓發(fā)生電路，其中所述電平轉(zhuǎn)換裝置還包括用于周期性將所述第二晶體管的柵極電壓設(shè)定為所述第二電源電壓的復(fù)位裝置。
10.根據(jù)權(quán)利要求9的電源電壓發(fā)生電路，其中所述復(fù)位裝置連接在所述第二電源電壓和所述第二晶體管的柵極之間，并且當該時鐘信號具有高電平時，所述復(fù)位裝置具有導(dǎo)通狀態(tài)。
11.根據(jù)權(quán)利要求10的電源電壓發(fā)生電路，其中所述緩沖裝置包括級聯(lián)連接的奇數(shù)個反相器電路級，并且所述電源電壓發(fā)生電路還包括復(fù)位信號發(fā)生裝置，用于采用所述緩沖裝置在任一級上的一個所述反相器電路的輸出產(chǎn)生控制所述復(fù)位裝置的驅(qū)動的復(fù)位信號。
12.一種顯示設(shè)備，包括電源電壓發(fā)生電路，該電源電壓發(fā)生電路包括用于將第一幅值的時鐘脈沖電平轉(zhuǎn)換到第二幅值的時鐘脈沖的電平轉(zhuǎn)換裝置；用于將由所述電平轉(zhuǎn)換裝置電平轉(zhuǎn)換得到的第二幅值的時鐘脈沖轉(zhuǎn)換成相位彼此相反的時鐘脈沖的緩沖裝置；以及用于響應(yīng)從所述緩沖裝置輸出的相位相反的時鐘信號而動作以產(chǎn)生預(yù)定電源電壓的電路部分；像素陣列部分，其中均包括光電元件的多個像素按照二維排列；以及其上形成有所述電源電壓發(fā)生電路和所述像素陣列部分的電路板；所述電平轉(zhuǎn)換裝置包括串聯(lián)連接在第一電源電壓和第二電源電壓之間并且導(dǎo)電類型彼此相反的第一和第二晶體管；輸入時鐘信號的時鐘端；連接在所述時鐘端和所述第一晶體管的柵極之間并且當電路操作控制信號處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第一開關(guān)裝置；連接在所述第二電源電壓和所述第二晶體管的柵極之間并且當電路操作控制信號處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第二開關(guān)裝置；以及連接在所述時鐘端和所述第二晶體管的柵極之間的電容元件。
13.根據(jù)權(quán)利要求12的顯示設(shè)備，其中所述電平轉(zhuǎn)換裝置還包括連接在所述第二電源電壓和所述第二晶體管的柵極之間的單向電路。
14.根據(jù)權(quán)利要求12的顯示設(shè)備，其中當時鐘信號置于高電平時電路操作控制信號從無效狀態(tài)變?yōu)橛行顟B(tài)。
15.根據(jù)權(quán)利要求12的顯示設(shè)備，其中所述電平轉(zhuǎn)換裝置還包括用于周期性將所述第二晶體管的柵極電壓設(shè)定為所述第二電源電壓的復(fù)位裝置。
16.根據(jù)權(quán)利要求15的顯示設(shè)備，其中述復(fù)位裝置連接在所述第二電源電壓和所述第二晶體管的柵極之間并且當時鐘信號具有高電平時具有導(dǎo)通狀態(tài)。
17.根據(jù)權(quán)利要求16的顯示設(shè)備，其中所述緩沖裝置包括級聯(lián)連接的奇數(shù)個反相器電路級，并且所述顯示設(shè)備還包括復(fù)位信號發(fā)生裝置，用于采用所述緩沖裝置在任一級上的一個所述反相器電路的輸出產(chǎn)生控制所述復(fù)位裝置的驅(qū)動的復(fù)位信號。
18.一種移位電路，包括電平移位裝置，用于當控制脈沖處于有效狀態(tài)時將時鐘脈沖從第一幅值電平移位到第二幅值并且輸出該電平移位的時鐘脈沖；以及用于產(chǎn)生控制脈沖的控制脈沖發(fā)生裝置；所述電平移位裝置包括串聯(lián)連接在第一電源電壓和第二電源電壓之間并且導(dǎo)電類型彼此相反的第一和第二晶體管；輸入時鐘信號的時鐘端；連接在所述時鐘端和所述第一晶體管的柵極之間并且當控制脈沖處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第一開關(guān)裝置；連接在所述第二電源電壓和所述第二晶體管的柵極之間并且當控制脈沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第二開關(guān)裝置；以及連接在所述時鐘端和所述第二晶體管的柵極之間的電容元件。
19.根據(jù)權(quán)利要求18的移位電路，其中所述電平移位裝置還包括連接在所述第二電源電壓和所述第一晶體管的柵極之間并且當控制脈沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第三開關(guān)裝置。
20.根據(jù)權(quán)利要求18的移位電路，其中所述電平移位裝置還包括連接在所述時鐘端和所述電容元件之間用于當控制脈沖處于無效狀態(tài)時中斷所述時鐘端和所述電容元件之間的電連接的第四開關(guān)裝置。
21.根據(jù)權(quán)利要求20的移位電路，其中所述電平移位裝置還包括用于當控制脈沖處于無效狀態(tài)時將所述第四開關(guān)裝置和所述電容元件之間的連接點上的電壓保持在固定電壓的固定裝置。
22.根據(jù)權(quán)利要求18的移位電路，其中該控制脈沖僅在該時鐘脈沖的一個周期中的一段時間內(nèi)具有有效狀態(tài)。
23.一種移位寄存器電路，包括級聯(lián)連接的多個移位電路級，并且每個移位電路包括電平移位裝置，用于當控制脈沖處于有效狀態(tài)時將時鐘脈沖從第一幅值電平移位到第二幅值并且輸出該電平移位的時鐘脈沖；以及用于產(chǎn)生控制脈沖的控制脈沖發(fā)生裝置；所述電平移位裝置包括串聯(lián)連接在第一電源電壓和第二電源電壓之間并且導(dǎo)電類型彼此相反的第一和第二晶體管；輸入時鐘信號的時鐘端；連接在所述時鐘端和所述第一晶體管的柵極之間并且當控制脈沖處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第一開關(guān)裝置；連接在所述第二電源電壓和所述第二晶體管的柵極之間并且當控制脈沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第二開關(guān)裝置；以及連接在所述時鐘端和所述第二晶體管的柵極之間的電容元件。
24.根據(jù)權(quán)利要求23的移位寄存器電路，其中所述電平移位裝置還包括連接在所述第二電源電壓和所述第一晶體管的柵極之間并且當控制脈沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第三開關(guān)裝置。
25.根據(jù)權(quán)利要求23的移位寄存器電路，其中所述電平移位裝置還包括連接在所述時鐘端和所述電容元件之間用于當控制脈沖處于無效狀態(tài)時中斷所述時鐘端和所述電容元件之間的電連接的第四開關(guān)裝置。
26.根據(jù)權(quán)利要求24的移位寄存器電路，其中所述電平移位裝置還包括用于當控制脈沖處于無效狀態(tài)時將所述第四開關(guān)裝置和所述電容元件之間的連接點上的電壓保持在固定電壓的固定裝置。
27.根據(jù)權(quán)利要求23的移位寄存器電路，其中所述控制脈沖發(fā)生裝置響應(yīng)所述控制脈沖發(fā)生裝置所屬的移位電路的輸入以及所述控制脈沖發(fā)生裝置所屬的移位電路的輸出而產(chǎn)生控制脈沖。
28.根據(jù)權(quán)利要求23的移位寄存器電路，其中所述控制脈沖發(fā)生裝置響應(yīng)所述控制脈沖發(fā)生裝置所屬的移位電路的輸入以及所述控制脈沖發(fā)生裝置所屬的下一級上的移位電路的輸出而產(chǎn)生控制脈沖。
29.根據(jù)權(quán)利要求23的移位寄存器電路，其中從多級的第一到倒數(shù)第二級的移位電路中的每個控制脈沖發(fā)生裝置響應(yīng)該控制脈沖發(fā)生裝置所屬的移位電路的輸入以及該控制脈沖發(fā)生裝置所屬的下一級上的移位電路的輸出而產(chǎn)生控制脈沖，以及最后一級上的移位電路中的所述控制脈沖發(fā)生裝置響應(yīng)所述控制脈沖發(fā)生裝置所屬的移位電路的輸入以及所述控制脈沖發(fā)生裝置所屬的移位電路的輸出而產(chǎn)生控制脈沖。
30.根據(jù)權(quán)利要求28的移位寄存器電路，其中電源電壓作為下一級上的移位電路的輸出而輸入到多級中的最后一級上的移位電路的所述控制脈沖發(fā)生裝置，并且所述移位寄存器電路還包括供給電路，當?shù)箶?shù)第二級上的移位電路的輸出具有有效狀態(tài)時提供電源電壓到倒數(shù)第二級上的移位電路，而當?shù)箶?shù)第二級上的移位電路的輸出具有無效狀態(tài)時提供最后一級上的移位電路的輸出給倒數(shù)第二級上的移位電路。
31.根據(jù)權(quán)利要求26的移位寄存器電路，其中每個移位電路響應(yīng)相位彼此相反并具有等于高電平側(cè)電壓的固定電壓的時鐘脈沖而執(zhí)行移位操作，并且所述移位寄存器電路還包括固定電壓產(chǎn)生裝置，用于響應(yīng)相位彼此相反的時鐘脈沖而產(chǎn)生固定電壓。
32.一種顯示設(shè)備，包括像素陣列部分，其中每個包括光電元件的多個像素以行和列二維設(shè)置；用于以行為單位選擇所述像素陣列部分的像素的垂直驅(qū)動裝置；以及用于將視頻信號寫入由所述垂直驅(qū)動裝置所選擇的行的像素中的水平驅(qū)動裝置；所述垂直驅(qū)動裝置和所述水平驅(qū)動裝置中的至少一個包括移位寄存器電路；所述移位寄存器電路包括級聯(lián)連接的多個移位電路級，并且每個移位電路包括電平移位裝置，用于當控制脈沖處于有效狀態(tài)時將時鐘脈沖從第一幅值電平移位到第二幅值并且輸出該電平移位的時鐘脈沖；以及用于產(chǎn)生控制脈沖的控制脈沖發(fā)生裝置；所述電平移位裝置包括串聯(lián)連接在第一電源電壓和第二電源電壓之間并且導(dǎo)電類型彼此相反的第一和第二晶體管；輸入時鐘信號的時鐘端；連接在所述時鐘端和所述第一晶體管的柵極之間并且當控制脈沖處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第一開關(guān)裝置；連接在所述第二電源電壓和所述第二晶體管的柵極之間并且當控制脈沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第二開關(guān)裝置；以及連接在所述時鐘端和所述第二晶體管的柵極之間的電容元件。
33.根據(jù)權(quán)利要求32的顯示設(shè)備，其中所述電平移位裝置還包括連接在所述第二電源電壓和所述第一晶體管的柵極之間并且當控制脈沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第三開關(guān)裝置。
34.根據(jù)權(quán)利要求32的顯示設(shè)備，其中所述電平移位裝置還包括連接在所述時鐘端和所述電容元件之間用于當控制脈沖處于無效狀態(tài)時中斷所述時鐘端和所述電容元件之間的電連接的第四開關(guān)裝置。
35.根據(jù)權(quán)利要求33的顯示設(shè)備，其中所述電平移位裝置還包括用于當控制脈沖處于無效狀態(tài)時將所述第四開關(guān)裝置和所述電容元件之間的連接點上的電壓保持在固定電壓的固定裝置。
36.根據(jù)權(quán)利要求32的顯示設(shè)備，其中所述控制脈沖發(fā)生裝置響應(yīng)所述控制脈沖發(fā)生裝置所屬的移位電路的輸入以及所述控制脈沖發(fā)生裝置所屬的移位電路的輸出而產(chǎn)生控制脈沖。
37.根據(jù)權(quán)利要求32的顯示設(shè)備，其中所述控制脈沖發(fā)生裝置響應(yīng)所述控制脈沖發(fā)生裝置所屬的移位電路的輸入以及所述控制脈沖發(fā)生裝置所屬的下一級上的移位電路的輸出而產(chǎn)生控制脈沖。
38.根據(jù)權(quán)利要求32的顯示設(shè)備，從多級的第一到倒數(shù)第二級的移位電路中的每個控制脈沖發(fā)生裝置響應(yīng)該控制脈沖發(fā)生裝置所屬的移位電路的輸入以及該控制脈沖發(fā)生裝置所屬的下一級上的移位電路的輸出而產(chǎn)生控制脈沖，以及最后一級上的移位電路中的所述控制脈沖發(fā)生裝置響應(yīng)所述控制脈沖發(fā)生裝置所屬的移位電路的輸入以及所述控制脈沖發(fā)生裝置所屬的移位電路的輸出而產(chǎn)生控制脈沖。
39.根據(jù)權(quán)利要求37的顯示設(shè)備，其中電源電壓作為下一級上的移位電路的輸出而輸入到多級中的最后一級上的移位電路的所述控制脈沖發(fā)生裝置，并且所述顯示設(shè)備還包括供給電路，當?shù)箶?shù)第二級上的移位電路的輸出具有有效狀態(tài)時提供電源電壓到倒數(shù)第二級上的移位電路，而當?shù)箶?shù)第二級上的移位電路的輸出具有無效狀態(tài)時提供最后一級上的移位電路的輸出給倒數(shù)第二級上的移位電路。
40.根據(jù)權(quán)利要求35的顯示設(shè)備，其中每個移位電路響應(yīng)相位彼此相反并具有等于高電平側(cè)電壓的固定電壓的時鐘脈沖而執(zhí)行移位操作，并且所述顯示設(shè)備還包括固定電壓發(fā)生裝置，用于響應(yīng)相位彼此相反的時鐘脈沖而產(chǎn)生固定電壓。
41.一種移位寄存器電路，包括交替級聯(lián)連接的多個第一移位電路對和多個第二移位電路對；每個所述第一移位電路對包括級聯(lián)連接的第一移位電路和第二移位電路而每個所述第二移位電路對包括級聯(lián)連接的第三移位電路和第四移位電路；當?shù)谝豢刂泼}沖具有有效狀態(tài)時，所述第一移位電路可操作以提取第一時鐘脈沖的低電平側(cè)脈沖，將該低電平側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的低電平側(cè)脈沖；當?shù)谝豢刂泼}沖具有有效狀態(tài)時，所述第二移位電路可操作以提取第二時鐘脈沖的低電平側(cè)脈沖，將該低電平側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的低電平側(cè)脈沖，其中第二時鐘脈沖的頻率等于第一時鐘脈沖的頻率，但是與第一時鐘脈沖具有1/4周期的相移；當?shù)诙刂泼}沖具有有效狀態(tài)時，所述第三移位電路可操作以提取第一時鐘脈沖的高電平側(cè)脈沖，將該高電平側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的高電平側(cè)脈沖；并且當?shù)诙刂泼}沖具有有效狀態(tài)時，所述第四移位電路可操作以提取第二時鐘脈沖的高電平側(cè)脈沖，將該高電平側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的高電平側(cè)脈沖。
42.根據(jù)權(quán)利要求41的移位寄存器電路，其中每個所述第一和第二移位電路包括串聯(lián)連接在第一電源電壓和第二電源電壓之間并且導(dǎo)電類型彼此相反的第一和第二晶體管；輸入第一和第二時鐘脈沖的第一時鐘端；連接在所述第一時鐘端和所述第一晶體管的柵極之間并且當?shù)谝豢刂泼}沖處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第一開關(guān)裝置；連接在所述第二電源電壓和所述第二晶體管的柵極之間并且當?shù)谝豢刂泼}沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第二開關(guān)裝置；以及連接在所述第一時鐘端和所述第二晶體管的柵極之間的第一電容元件。
43.根據(jù)權(quán)利要求42的移位寄存器電路，其中每個所述第一和第二移位電路還包括連接在所述第二電源電壓和所述第一晶體管的柵極之間并且當?shù)谝豢刂泼}沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第三開關(guān)裝置。
44.根據(jù)權(quán)利要求42的移位寄存器電路，其中每個所述第一和第二移位電路還包括連接在所述第一時鐘端和所述第一電容元件之間用于當?shù)谝豢刂泼}沖處于無效狀態(tài)時中斷所述第一時鐘端和所述第一電容元件之間的電連接的第四開關(guān)裝置。
45.根據(jù)權(quán)利要求44的移位寄存器電路，其中每個所述第一和第二移位電路還包括用于當?shù)谝豢刂泼}沖處于無效狀態(tài)時將所述第四開關(guān)裝置和所述第一電容元件之間的連接點上的電壓保持在固定電壓的固定裝置。
46.根據(jù)權(quán)利要求41的移位寄存器電路，其中每個所述第三和第四移位電路包括串聯(lián)連接在第一電源電壓和第二電源電壓之間并且導(dǎo)電類型彼此相反的第三和第四晶體管；輸入第一和第二時鐘脈沖的第二時鐘端；連接在所述第二時鐘端和所述第三晶體管的柵極之間并且當?shù)诙刂泼}沖處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第五開關(guān)裝置；連接在第三電源電壓和所述第四晶體管的柵極之間并且當?shù)诙刂泼}沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第六開關(guān)裝置，其中第三電源電壓比所述第二電源電壓低出第一和第二時鐘脈沖的幅值電壓；以及連接在所述第二時鐘端和所述第四晶體管的柵極之間的第二電容元件。
47.根據(jù)權(quán)利要求46的移位寄存器電路，其中每個所述第三和第四移位電路還包括連接在所述第一電源電壓和所述第一晶體管的柵極之間并且當?shù)诙刂泼}沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第七開關(guān)裝置。
48.根據(jù)權(quán)利要求46的移位寄存器電路，其中每個所述第三和第四移位電路還包括連接在所述第二時鐘端和所述第二電容元件之間用于當?shù)诙刂泼}沖處于無效狀態(tài)時中斷所述第二時鐘端與所述第二電容元件之間的電連接的第八開關(guān)裝置。
49.根據(jù)權(quán)利要求48的移位寄存器電路，其中每個第三和第四移位電路還包括用于當?shù)诙刂泼}沖處于無效狀態(tài)時將所述第八開關(guān)裝置和所述第二電容元件之間的連接點上的電壓保持在固定電壓的固定裝置。
50.根據(jù)權(quán)利要求41的移位寄存器電路，其中每個所述第一和第二移位電路響應(yīng)該移位電路所屬級的輸入和輸出產(chǎn)生第一控制脈沖。
51.根據(jù)權(quán)利要求41的移位寄存器電路，其中每個所述第三和第四移位電路響應(yīng)該移位電路所屬級的輸入和輸出產(chǎn)生第二控制脈沖。
52.一種顯示設(shè)備，包括像素陣列部分，其中每個包括光電元件的多個像素以行和列二維設(shè)置；用于以行為單位選擇所述像素陣列部分的像素的垂直驅(qū)動裝置；以及用于將視頻信號寫入由所述垂直驅(qū)動裝置所選擇的行的像素中的水平驅(qū)動裝置；所述垂直驅(qū)動裝置和所述水平驅(qū)動裝置中的至少一個包括移位寄存器電路；所述移位寄存器電路包括交替級聯(lián)連接的多個第一移位電路對和多個第二移位電路對；每個所述第一移位電路對包括級聯(lián)連接的第一移位電路和第二移位電路，而每個所述第二移位電路對包括級聯(lián)連接的第三移位電路和第四移位電路；當?shù)谝豢刂泼}沖具有有效狀態(tài)時，所述第一移位電路可操作以提取第一時鐘脈沖的低電平側(cè)脈沖，將該低電平側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的低電平側(cè)脈沖；當?shù)谝豢刂泼}沖具有有效狀態(tài)時，所述第二移位電路可操作以提取第二時鐘脈沖的低電平側(cè)脈沖，將該低電平側(cè)脈從第一幅值電平移位到第二幅值，并且輸出該電平移位的低電平側(cè)脈沖，其中第二時鐘脈沖的頻率等于第一時鐘脈沖的頻率，但是與第一時鐘脈沖具有1/4周期的相移；當?shù)诙刂泼}沖具有有效狀態(tài)時，所述第三移位電路可操作以提取第一時鐘脈沖的高電平側(cè)脈沖，將該高電平側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的高電平側(cè)脈沖；并且當?shù)诙刂泼}沖具有有效狀態(tài)時，所述第四移位電路可操作以提取第二時鐘脈沖的高電平側(cè)脈沖，將該高電平側(cè)脈沖從第一幅值電平移位到第二幅值，并且輸出該電平移位的高電平側(cè)脈沖。
53.根據(jù)權(quán)利要求52的顯示設(shè)備，每個所述第一和第二移位電路包括串聯(lián)連接在第一電源電壓和第二電源電壓之間并且導(dǎo)電類型彼此相反的第一和第二晶體管；輸入第一和第二時鐘脈沖的第一時鐘端；連接在所述第一時鐘端和所述第一晶體管的柵極之間并且當?shù)谝豢刂泼}沖處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第一開關(guān)裝置；連接在所述第二電源電壓和所述第二晶體管的柵極之間并且當?shù)谝豢刂泼}沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第二開關(guān)裝置；以及連接在所述第一時鐘端和所述第二晶體管的柵極之間的第一電容元件。
54.根據(jù)權(quán)利要求53的顯示設(shè)備，其中每個所述第一和第二移位電路還包括連接在所述第二電源電壓和所述第一晶體管的柵極之間并且當?shù)谝豢刂泼}沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第三開關(guān)裝置。
55.根據(jù)權(quán)利要求53的顯示設(shè)備，其中每個所述第一和第二移位電路還包括連接在所述第一時鐘端和所述第一電容元件之間用于當?shù)谝豢刂泼}沖處于無效狀態(tài)時中斷所述第一時鐘端和所述第一電容元件之間的電連接的第四開關(guān)裝置。
56.根據(jù)權(quán)利要求55的顯示設(shè)備，其中每個所述第一和第二移位電路還包括用于當?shù)谝豢刂泼}沖處于無效狀態(tài)時將所述第四開關(guān)裝置和所述第一電容元件之間的連接點上的電壓保持在固定電壓的固定裝置。
57.根據(jù)權(quán)利要求52的顯示設(shè)備，其中每個所述第三和第四移位電路包括串聯(lián)連接在所述第一電源電壓和第二電源電壓之間并且導(dǎo)電類型彼此相反的第三和第四晶體管；輸入第一和第二時鐘脈沖的第二時鐘端；連接在所述第二時鐘端和所述第三晶體管的柵極之間并且當?shù)诙刂泼}沖處于有效狀態(tài)時具有導(dǎo)通狀態(tài)的第五開關(guān)裝置；連接在第三電源電壓和所述第四晶體管的柵極之間并且當?shù)诙刂泼}沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第六開關(guān)裝置，其中第三電源電壓比所述第二電源電壓低出第一和第二時鐘脈沖的幅值電壓；以及連接在所述第二時鐘端和所述第四晶體管的柵極之間的第二電容元件。
58.根據(jù)權(quán)利要求57的顯示設(shè)備，其中每個所述第三和第四移位電路還包括連接在所述第一電源電壓和所述第一晶體管的柵極之間并且當?shù)诙刂泼}沖處于有效狀態(tài)時具有關(guān)斷狀態(tài)的第七開關(guān)裝置。
59.根據(jù)權(quán)利要求57的顯示設(shè)備，其中每個所述第三和第四移位電路還包括連接在所述第二時鐘端和所述第二電容元件之間用于當?shù)诙刂泼}沖處于無效狀態(tài)時中斷所述第二時鐘端與所述第二電容元件之間的電連接的第八開關(guān)裝置。
60.根據(jù)權(quán)利要求59的顯示設(shè)備，其中每個第三和第四移位電路還包括用于當?shù)诙刂泼}沖處于無效狀態(tài)時將所述第八開關(guān)裝置和所述第二電容元件之間的連接點上的電壓保持在固定電壓的固定裝置。
61.根據(jù)權(quán)利要求52的顯示設(shè)備，其中每個所述第一和第二移位電路響應(yīng)該移位電路所屬級的輸入和輸出產(chǎn)生第一控制脈沖。
62.根據(jù)權(quán)利要求52的顯示設(shè)備，其中每個所述第三和第四移位電路響應(yīng)該移位電路所屬級的輸入和輸出產(chǎn)生第二控制脈沖。
全文摘要
本發(fā)明提供一種電平轉(zhuǎn)換電路，包括第一和第二晶體管、時鐘端、第一開關(guān)裝置、第二開關(guān)裝置以及電容元件。該第一和第二晶體管導(dǎo)電類型彼此反相，并且串聯(lián)連接在第一電源電壓和第二電源電壓之間。該時鐘端輸入時鐘信號。第一開關(guān)裝置連接在該時鐘端和第一晶體管的柵極之間，并且當電路操作控制信號處于有效狀態(tài)時它具有導(dǎo)通狀態(tài)。第二開關(guān)裝置連接在第二電源電壓和第二晶體管的柵極之間，并且當電路操作控制信號處于有效狀態(tài)時它具有關(guān)斷狀態(tài)。該電容元件連接在該時鐘端和第二晶體管的柵極之間。
文檔編號G09G3/20GK1744440SQ200510106
公開日2006年3月8日 申請日期2005年8月5日 優(yōu)先權(quán)日2004年8月5日
發(fā)明者甚田誠一郎, 小池龍也 申請人:索尼株式會社