面電極19。絕緣膜17也介置在背面電極19與硅基板12的背面12b之間。
[0056]接著，如圖8所示，在形成著貫通電極18的第I晶片Wl的硅基板12的背面12b側(cè)貼附支撐體100。在圖8中，使上下與圖7相反而表示第I晶片Wl及第2晶片WZ0
[0057]支撐體100是例如玻璃基板等剛體。支撐體100隔著粘合層101而貼附在第I晶片Wl的硅基板12。
[0058]在通過支撐體100支持著第I晶片Wl及第2晶片W2的狀態(tài)下，對第2晶片W2的硅基板12從背面12b側(cè)進(jìn)行研磨而將其薄化。
[0059]將第2晶片W2的硅基板12薄化之后，與對于第I晶片Wl的工藝同樣地，形成貫通硅基板12而到達(dá)至第2晶片W2的配線層13的通孔。
[0060]然后，如圖9所示，在第2晶片W2的通孔16的內(nèi)壁及通孔16周圍的硅基板12的背面12b形成絕緣膜17。然后，介隔絕緣膜17在通孔16內(nèi)埋入貫通電極18。而且，在硅基板12的背面12b形成與貫通電極18連接的背面電極19。絕緣膜17也介置在背面電極19與硅基板12的背面12b之間。而且，根據(jù)需要在背面電極19上形成凸塊31。
[0061]然后，對第I晶片Wl及第2晶片W2的接合體進(jìn)行切割，去除(剝離)支撐體100，由此，獲得被單片化的雙芯片層疊體10。
[0062]例如，在支撐體100貼附在切割膠帶的狀態(tài)下，切割第2晶片W2及第I晶片Wl?；蛘撸部梢詫⒅误w100剝離之后切割第I晶片Wl及第2晶片W2。
[0063]實施方式的雙芯片層疊體10并不是通過經(jīng)單片化的兩芯片的芯片間鍵合所獲得，而是通過晶片間鍵合之后的切割所獲得。所以，雙芯片層疊體10形成為具有連續(xù)的側(cè)面的長方體形狀。
[0064]被單片化的多個雙芯片層疊體10如圖1(a)所示，層疊在安裝基板51上，并在多個雙芯片層疊體10彼此之間填充樹脂85?；蛘?，也可以隔著樹脂膜貼合而層疊多個雙芯片層疊體10。
[0065]而且，也可以是如圖2(a)、圖2(b)、圖3(a)所示相對于雙芯片層疊體10而I個芯片11隔著凸塊31被層疊的結(jié)構(gòu)。
[0066]在TSV (Through-Si I icon Via)結(jié)構(gòu)中，如果削薄基板則貫通電極的表面積變小，從而可以降低隔著絕緣膜對向的貫通電極與基板之間的寄生電容。但是，如果基板變薄，則產(chǎn)生在芯片彼此的鍵合、芯片與安裝基板的鍵合等組裝工藝中操作變得困難的問題。
[0067]因此，根據(jù)以上所說明的實施方式，將2塊晶片W1、W2使電路面12a側(cè)對向而以晶片-晶片方式鍵合之后，將一晶片W2的硅基板12設(shè)為支撐體，將另一晶片Wl的硅基板12薄化而形成貫通電極18。然后，在一晶片Wl的硅基板12側(cè)貼附支撐體(剛體)100，然后將另一晶片W2的娃基板12薄化，從而也在晶片W2形成貫通電極18。
[0068]因此，不會招致操作的困難性，且可以在將雙芯片層疊體10的各基板12薄化之后形成TSV結(jié)構(gòu)。作為參照例，與以芯片-芯片方式層疊兩芯片而成的結(jié)構(gòu)相比，根據(jù)實施方式的雙芯片層疊體10，可以使基板12的厚度為約1/2。
[0069]所以，可以使隔著絕緣膜17與硅基板12對向的貫通電極18的表面積為參照例的約1/2，從而可以將貫通電極18與基板12間的寄生電容降低到約1/2。
[0070]尤其是，如果伴隨存儲容量的大容量化而芯片11的層疊數(shù)增大，則有TSV的數(shù)量也增大，其寄生電容的影響也變大的傾向，但根據(jù)實施方式，通過利用基板12的薄化來降低TSV的寄生電容，其結(jié)果，可以謀求消耗電力的降低。
[0071]而且，雙芯片層疊體10是剖面結(jié)構(gòu)隔著接合面處于鏡像對稱的相同的芯片11彼此鍵合而成的結(jié)構(gòu)，所以，產(chǎn)生在各芯片11的翹曲相抵，作為雙芯片層疊體10，可以獲得翹曲較小的雙芯片層疊體10。
[0072]在圖1(a)中例示出例如4組雙芯片層疊體10的層疊結(jié)構(gòu)，但也可以是2組或3組雙芯片層疊體10的層疊結(jié)構(gòu)，而且，也可以使大于等于5組的雙芯片層疊體10層疊。
[0073]而且，也可以如圖2(a)所示，使重配線層41朝上而將多個芯片11的層疊體鍵合在安裝基板51，通過線61將最上層的重配線層41與安裝基板51接合。
[0074]而且，也可以如圖2(b)所示，不使用安裝基板51，而使多個芯片11的層疊體隔著重配線層41直接連接于外部端子52。
[0075]而且，也可以如圖3(a)所示，在最下層的芯片11下的重配線層41的下方搭載邏輯芯片71。邏輯芯片71隔著凸塊(例如焊料球、金屬凸塊)72與重配線層41接合。邏輯芯片71經(jīng)由重配線層41與例如最下層的芯片11 (貫通電極、配線層)電連接。
[0076]邏輯芯片71是控制各存儲器芯片11的IF (interface，界面)/控制器芯片。
[0077]而且，也可以如圖3(b)所示包含不具有貫通電極18的芯片11與具有貫通電極18的芯片11隔著接合金屬21及樹脂層15接合而成的雙芯片層疊體10'。
[0078]對本發(fā)明的若干實施方式進(jìn)行了說明，但這些實施方式是作為例子而提出的，并不企圖限定發(fā)明的范圍。這些新穎的實施方式能夠以其他多種形態(tài)實施，可以在不脫離發(fā)明的主旨的范圍內(nèi)進(jìn)行各種省略、替換、變更。這些實施方式或其變形包含在發(fā)明的范圍或主旨中，并且包含在權(quán)利要求范圍所記載的發(fā)明及其均等的范圍中。
[0079][符號的說明]
[0080]10雙芯片層疊體
[0081]11芯片
[0082]12硅基板
[0083]12a電路面
[0084]12b背面
[0085]13配線層
[0086]15樹脂層
[0087]16通孔
[0088]17絕緣膜
[0089]18貫通電極
[0090]19背面電極
[0091]21接合金屬
[0092]31凸塊
[0093]51安裝基板
[0094]71邏輯芯片
[0095]80樹脂
[0096]100支撐體
【主權(quán)項】
1.一種半導(dǎo)體裝置，其特征在于包含: 第I芯片，包括:第I半導(dǎo)體層，具有第I電路面、及所述第I電路面的相反側(cè)的第I背面；第I配線層，設(shè)置在所述第I電路面；及第I貫通電極，貫通所述第I半導(dǎo)體層而設(shè)置，并連接于所述第I配線層； 第2芯片，層疊在所述第I芯片的所述第I配線層側(cè)，且包括:第2半導(dǎo)體層，具有與所述第I配線層對向的第2電路面、及所述第2電路面的相反側(cè)的第2背面；第2配線層，設(shè)置在所述第2電路面，并與所述第I芯片的所述第I配線層連接；及第2貫通電極，貫通所述第2半導(dǎo)體層而設(shè)置，并連接于所述第2配線層；以及 第3芯片，層疊在所述第2芯片的所述第2背面?zhèn)?，且包?第3半導(dǎo)體層，具有第3電路面、及位于所述第3電路面的相反側(cè)且與所述第2芯片對向的第3背面；第3配線層，設(shè)置在所述第3電路面；及第3貫通電極，貫通所述第3半導(dǎo)體層而設(shè)置，連接于所述第3配線層，并且隔著凸塊而與所述第2芯片的所述第2貫通電極連接。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于:所述第I芯片、所述第2芯片及所述第3芯片的數(shù)據(jù)輸入輸出線是相對于共用的數(shù)據(jù)輸入輸出端子并列連接的存儲器芯片。3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于還包含邏輯芯片，所述邏輯芯片設(shè)置在所述第I芯片的所述第I背面?zhèn)?，連接于所述第I貫通電極，控制所述第I芯片、所述第2芯片及所述第3芯片。4.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于:所述第I芯片與所述第2芯片的層疊體是具有連續(xù)的側(cè)面的長方體形狀。5.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于還包含第4芯片，所述第4芯片層疊在所述第3芯片的所述第3配線層側(cè)，且包括??第4半導(dǎo)體層，具有與所述第3配線層對向的第4電路面；及第4配線層，設(shè)置在所述第4電路面，并與所述第3配線層連接。6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于: 所述第4芯片還包含第4貫通電極，所述第4貫通電極貫通所述第4半導(dǎo)體層而設(shè)置，并與所述第4配線層連接； 所述第3芯片與所述第4芯片的層疊體是具有連續(xù)的側(cè)面的長方體形狀。7.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于還包括: 樹脂層，設(shè)置在所述第I芯片與所述第2芯片之間；以及 密封樹脂，設(shè)置在所述第2芯片與所述第3芯片之間； 所述第I芯片與所述第2芯片之間的所述樹脂層的填料含量少于所述第2芯片與所述第3芯片之間的所述密封樹脂的填料含量。8.一種半導(dǎo)體裝置的制造方法，其特征在于: 使包含具有第I電路面與所述第I電路面的相反側(cè)的第I背面的第I基板、設(shè)置在所述第I電路面的第I配線層、及設(shè)置在所述第I配線層上并與所述第I配線層連接的第I接合金屬的第I晶片的所述第I電路面和 包含具有第2電路面與所述第2電路面的相反側(cè)的第2背面的第2基板、設(shè)置在所述第2電路面的第2配線層、及設(shè)置在所述第2配線層上并與所述第2配線層連接的第2接合金屬的第2晶片的所述第2電路面對向， 且使所述第I接合金屬與所述第2接合金屬接合，將所述第I晶片與所述第2晶片貼 合； 在所述第I晶片與所述第2晶片貼合的狀態(tài)下，對所述第I基板從所述第I背面?zhèn)冗M(jìn)行研磨； 在通過所述研磨被薄化的所述第I基板，形成貫通所述第I基板而到達(dá)至所述第I配線層的第I貫通電極； 于在形成著所述第I貫通電極的所述第I基板的所述第I背面?zhèn)荣N附有支撐體的狀態(tài)下，對所述第2基板從所述第2背面?zhèn)冗M(jìn)行研磨； 在通過所述研磨被薄化的所述第2基板，形成貫通所述第2基板而到達(dá)至所述第2配線層的第2貫通電極； 形成所述第2貫通電極之后，去除所述支撐體，并將所述第I晶片與所述第2晶片的接合體單片化成多個芯片； 層疊被單片化的多個芯片。
【專利摘要】本發(fā)明提供一種可以降低貫通電極部分的寄生電容的半導(dǎo)體裝置及其制造方法。第2芯片層疊在第1芯片的第1配線層側(cè)。第2芯片包含：第2半導(dǎo)體層，具有與第1配線層對向的第2電路面、及第2電路面的相反側(cè)的第2背面；第2配線層，設(shè)置在第2電路面并與第1芯片的第1配線層連接；及第2貫通電極，貫通第2半導(dǎo)體層而設(shè)置，并連接于第2配線層。第3芯片層疊在第2芯片的第2背面?zhèn)?。?芯片包含：第3半導(dǎo)體層，具有第3電路面、及與第2芯片對向的第3背面；第3配線層，設(shè)置在第3電路面；及第3貫通電極，貫通第3半導(dǎo)體層而設(shè)置，連接于第3配線層，并且利用凸塊而連接于第2芯片的第2貫通電極。
【IPC分類】H01L21/768, H01L23/522
【公開號】CN104916619
【申請?zhí)枴緾N201410444601
【發(fā)明人】河崎一茂, 栗田洋一郎
【申請人】株式會社東芝
【公開日】2015年9月16日
【申請日】2014年9月3日
【公告號】US20150262989