半導(dǎo)體裝置及其制造方法
【專利說明】半導(dǎo)體裝置及其制造方法
[0001][相關(guān)申請案]
[0002]本申請案享受以日本專利申請案2014-51238號(申請日:2014年3月14日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。
技術(shù)領(lǐng)域
[0003]本發(fā)明的實施方式涉及一種半導(dǎo)體裝置及其制造方法。
【背景技術(shù)】
[0004]在使用TSV(Through-Silicon Via,穿娃通孔)的結(jié)構(gòu)中，芯片的層疊數(shù)越多則TSV的數(shù)量增加，從而導(dǎo)致TSV與硅基板之間的寄生電容增大。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的實施方式提供一種可以降低貫通電極部分的寄生電容的半導(dǎo)體裝置及其制造方法。
[0006]根據(jù)實施方式，半導(dǎo)體裝置包括第I芯片、第2芯片、及第3芯片。所述第I芯片包含??第I半導(dǎo)體層，具有第I電路面、及所述第I電路面的相反側(cè)的第I背面；第I配線層，設(shè)置在所述第I電路面；及第I貫通電極，貫通所述第I半導(dǎo)體層而設(shè)置，并連接于所述第I配線層。所述第2芯片層疊在所述第I芯片的所述第I配線層側(cè)。所述第2芯片包含:第2半導(dǎo)體層，具有與所述第I配線層對向的第2電路面、及所述第2電路面的相反側(cè)的第2背面；第2配線層，設(shè)置在所述第2電路面，并與所述第I芯片的所述第I配線層連接；及第2貫通電極，貫通所述第2半導(dǎo)體層而設(shè)置，并連接于所述第2配線層。所述第3芯片層疊在所述第2芯片的所述第2背面?zhèn)取Ｋ龅?芯片包含:第3半導(dǎo)體層，具有第3電路面、及位于所述第3電路面的相反側(cè)且與所述第2芯片對向的第3背面；第3配線層，設(shè)置在所述第3電路面；及第3貫通電極，貫通所述第3半導(dǎo)體層而設(shè)置，連接于所述第3配線層，并且隔著凸塊與所述第2芯片的所述第2貫通電極連接。
【附圖說明】
[0007]圖1 (a)及(b)是實施方式的半導(dǎo)體裝置的示意剖視圖。
[0008]圖2(a)及(b)是實施方式的半導(dǎo)體裝置的示意剖視圖。
[0009]圖3(a)及(b)是實施方式的半導(dǎo)體裝置的示意剖視圖。
[0010]圖4是表示實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。
[0011]圖5是表示實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。
[0012]圖6是表示實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。
[0013]圖7是表示實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。
[0014]圖8是表示實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。
[0015]圖9是表示實施方式的半導(dǎo)體裝置的制造方法的示意剖視圖。
[0016]圖10是表示實施方式的半導(dǎo)體裝置中的多個芯片的連接關(guān)系的示意圖。
[0017]圖11是實施方式的半導(dǎo)體裝置的示意剖視圖。
【具體實施方式】
[0018]以下，參照附圖，對實施方式進行說明。另外，各附圖中，對相同要素標(biāo)注相同符號。
[0019]圖1(a)是實施方式的半導(dǎo)體裝置的示意剖視圖。
[0020]實施方式的半導(dǎo)體裝置是多個半導(dǎo)體芯片(以下，也簡稱為芯片)11的層疊體安裝在安裝基板(內(nèi)插板)51上并由密封樹脂80覆蓋而成。
[0021]在圖1(a)中，例示層疊著例如8個芯片11的結(jié)構(gòu)，但芯片11的層疊數(shù)為任意。多個芯片11的厚度、平面尺寸、厚度方向的層結(jié)構(gòu)及材料等相同，例如是存儲器芯片。
[0022]根據(jù)實施方式，2個芯片11使電路面12a彼此以面對面方式對向而鍵合的構(gòu)成的雙芯片層疊體10層疊有多層。
[0023]雙芯片層疊體10中的I對芯片11如下所述通過晶片間鍵合而接合。多個雙芯片層疊體10彼此利用凸塊而連接。
[0024]圖1 (b)是圖1中的A部的放大示意剖視圖，表示雙芯片層疊體10的局部剖面。
[0025]各芯片11包含半導(dǎo)體層12、配線層13、貫通電極18、及接合金屬(或中間電極)21。
[0026]半導(dǎo)體層12使用例如硅基板?；蛘撸雽?dǎo)體層12使用SOI (Silicon OnInsulator，絕緣體上硅)結(jié)構(gòu)中的硅層。而且,半導(dǎo)體層12也可以使用硅以外的例如SiC、GaN等的層(基板)。在以下的說明中，將半導(dǎo)體層12設(shè)為硅基板而進行說明。
[0027]硅基板12具有電路面12a及其相反側(cè)的背面12b。此處的背面12b表示相對于電路面12a的背面。
[0028]在電路面12a形成著未圖示的包含晶體管等的半導(dǎo)體集成電路。例如，在存儲器芯片的情況下，在電路面12a上形成著電荷累積層、控制電極等。
[0029]在電路面12a上設(shè)置著與半導(dǎo)體集成電路、控制電極連接的配線層13。在圖中例示多層配線，但配線層13也可以是單層。在配線層13與電路面12a之間、配線層13彼此之間、及最上層的配線層13上設(shè)置著層間絕緣層14。
[0030]層間絕緣層14包含例如氧化硅(S1)、氮化硅(SiN)、氮氧化硅(S1N)、氮碳化硅(SiCN)、碳氧化硅(S1C)的至少任一個。
[0031]配線層13是所謂的片上配線層，與設(shè)置在樹脂中的重配線層(RDL:Redistribut1n Layer)不同。
[0032]在層間絕緣層14的表面上設(shè)置著樹脂層15。樹脂層15使用例如苯并環(huán)丁烯(BCB, benzocyclobutene)樹脂?；蛘?樹脂層15使用聚酰亞胺樹脂或環(huán)氧樹脂。
[0033]在硅基板12設(shè)置著貫通電極18。而且，在硅基板12的背面12b設(shè)置著背面電極19。貫通電極18在形成著背面電極19的位置貫通硅基板12，將背面電極19與配線層13連接。貫通電極18使用例如包含銅作為主成分的金屬。
[0034]在貫通電極18與硅基板12之間，設(shè)置著防止貫通電極18與硅基板12直接導(dǎo)通的絕緣膜17。絕緣膜17使用例如氧化硅膜、氮化硅膜、或氮氧化硅膜。
[0035]在樹脂層15埋入著接合金屬(或中間電極)21。接合金屬21貫通樹脂層15、及層間絕緣層14的一部分而連接于配線層13。接合金屬21使用例如包含銅作為主成分的金屬。
[0036]具有以上所說明的結(jié)構(gòu)的芯片11彼此使電路面12a(配線層13)側(cè)對向而接合，從而形成雙芯片層疊體10。
[0037]相互的芯片11的接合金屬21彼此接合，且樹脂層15彼此接合(粘合)。
[0038]在圖1(a)中，在例如最下層的雙芯片層疊體10中的上側(cè)的芯片11的背面電極19與該背面電極19上的雙芯片層疊體10中的下側(cè)的芯片11的背面電極19之間設(shè)置著凸塊31。凸塊31是例如焊料球、或金屬凸塊，將上下的芯片11的背面電極19彼此連接。S卩，多個雙芯片層疊體10彼此是利用凸塊而連接。
[0039]在圖1(a)中，在最下層的雙芯片層疊體10中的下側(cè)的芯片11的背面12b設(shè)置著重配線層41。最下層的芯片11的背面電極19與重配線層41連接。重配線層41設(shè)置在樹脂中，負責(zé)芯片11的配線層(片上配線層)13與安裝基板51的配線層的連接。
[0040]在重配線層41的下表面設(shè)置著凸塊(例如焊料球、金屬凸塊)32，包含多個芯片11的層疊體隔著該凸塊32而安裝在安裝基板51上。在安裝基板51的背面設(shè)置著外部端子(例如焊料球、金屬凸塊)52。
[0041]安裝基板51上的層疊體由密封樹脂80覆蓋。而且，在雙芯片層疊體10與雙芯片層疊體10之間填充著樹脂85。S卩，凸塊31的接合部由樹脂85覆蓋而受到保護。
[0042]雙芯片層疊體10中的使電路面12a彼此對向而接合的2個芯片11間的樹脂層15的填料含量少于隔著凸塊31連接的2個芯片11間的樹脂85的填料含量?；蛘?，樹脂層15不包含填料。晶片彼此的接合與隔著凸塊的接合相比，芯片間的距離較短，樹脂的熱膨脹對可靠性造成的影響較小，所以，抑制熱膨脹的填料量也可以少于樹脂85(或者，也可以沒有填料)。
[0043]多個芯片11的各半導(dǎo)體集成電路(也包含存儲器元件)是經(jīng)由配線層13、接合金屬21、貫通電極18、背面電極19、凸塊31、重配線層41、及凸塊32而與安裝基板51的配線層電連接。而且，安裝基板51的配線層經(jīng)由外部端子52而與外部電路連接。
[0044]多個芯片11是存儲器芯片，如圖10所示，相對于共用的數(shù)據(jù)輸入輸出端子90并列連接(總線連接)。
[0045]S卩，多個芯片11的數(shù)據(jù)輸入輸出線相對于通過貫通電極18、接合金屬21及凸塊31而沿芯片層疊方向形成的共用的數(shù)據(jù)總線91并列連接。
[0046]圖11是從圖1 (a)所示的半導(dǎo)體裝置抽出多個芯片11 (多個雙芯片層疊體10)的層疊體所得的示意剖視圖。
[0047]如果如圖11所示將使相互的電路面12a彼此對向而層疊的2個芯片11的電路面間間距設(shè)為a，將使相互的背面彼此對向而層疊的2個芯片11的電路面間間距設(shè)為b，則a< b，而且，間距a與間距b在多個芯片的層疊方向交替地周期性地重復(fù)。
[0048]接下來，參照圖4?圖9，對雙芯片層疊體10的制造方法進行說明。圖4?圖9所不的步驟是以晶片狀態(tài)進行，在圖4?圖9中表不晶片Wl、W2的局部首I]面。
[0049]首先，在晶片工藝中，在硅基板12上形成所述要素。然后，將2塊晶片W1、W2使電路面12a側(cè)對向而貼合。
[0050]在圖4中表示貼合前的第I晶片Wl與第2晶片W2。第I晶片Wl與第2晶片W2結(jié)構(gòu)相同，且各要素隔著貼合面成為鏡像對稱。
[0051]第I晶片Wl與第2晶片W2將相互的對應(yīng)的接合金屬21的位置對準，而如圖5所示般貼合。在加壓及加熱下，2塊晶片W1、W2被貼合，接合金屬21彼此被接合，并且樹脂層15彼此被粘合(晶片鍵合)。
[0052]晶片鍵合后，如圖6所示，對第I晶片Wl的硅基板12從背面12b側(cè)進行研磨而將其薄化。即使第I晶片Wl的硅基板12變薄，第2晶片W2的硅基板12也成為支撐體?；蛘?，也可以將第I晶片Wl的硅基板12設(shè)為支撐體，先對第2晶片W2的硅基板12進行研磨而將其薄化。
[0053]研磨前的硅基板12例如大于等于700 μ m，通過研磨，硅基板12是在形成貫通電極的情況下薄化為例如30?50 μ m左右，在不形成貫通電極的情況下薄化為例如100?500 μ m左右。
[0054]將第I晶片Wl的硅基板12薄化之后，如圖6所示，形成貫通硅基板12而到達至第I晶片Wl的配線層13的通孔16。例如,通過RIE (Reactive 1n Etching,反應(yīng)離子刻蝕)等刻蝕而形成通孔16。
[0055]如圖7所示，在通孔16的內(nèi)壁及通孔16周圍的硅基板12的背面12b形成絕緣膜17。然后，介隔絕緣膜17在通孔16內(nèi)埋入貫通電極18。而且，在硅基板12的背面12b形成與貫通電極18連接的背