專(zhuān)利名稱(chēng)：一種用于輻射成像用的數(shù)據(jù)獲取和控制電路及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及輻射檢測(cè)技術(shù)領(lǐng)域，具體涉及一種控制輻射成像探測(cè)器系統(tǒng)中，用于輻射成像用的數(shù)據(jù)獲取和控制電路及其方法。
背景技術(shù)：
隨著數(shù)字化探測(cè)器系統(tǒng)的不斷推廣，輻射成像系統(tǒng)所使用的數(shù)字 化探測(cè)器分系統(tǒng)的通道數(shù)不斷增加，對(duì)數(shù)據(jù)傳輸速率的要求不斷提高；同時(shí)在一些場(chǎng)合，比如快速檢查，要求系統(tǒng)工作頻率隨著被檢測(cè)物體(如車(chē)輛)的速度的改變而改變，因此需要研制新的數(shù)據(jù)獲取 和控制電路，以滿足較高的數(shù)據(jù)傳輸率和工作頻率不斷變換的需要。

發(fā)明內(nèi)容
(一) 要解決的技術(shù)問(wèn)題
本發(fā)明的目的是在200510086817.6號(hào)專(zhuān)利技術(shù)的基礎(chǔ)上做進(jìn)一步的改進(jìn)，提供一種探測(cè)器陣列的數(shù)據(jù)的輻射成像用數(shù)據(jù)獲取和控制 電路。200510086817.6號(hào)專(zhuān)利中涉及的探測(cè)器陣列的數(shù)據(jù)的輻射成像 用數(shù)據(jù)獲取和控制電路只能單獨(dú)使用，只能夠在較低的系統(tǒng)工作頻率 和較少的探測(cè)器通道的條件下工作，不具備外觸發(fā)功能。本專(zhuān)利在其 基礎(chǔ)上增加外同步和外觸發(fā)功能，使得探測(cè)器陣列的數(shù)據(jù)的輻射成像用數(shù)據(jù)獲取和控制電路不僅信號(hào)抗干擾能力強(qiáng)、結(jié)構(gòu)簡(jiǎn)單、數(shù)據(jù)的獲 取和傳輸方便，而且能多個(gè)數(shù)據(jù)獲取和控制電路進(jìn)行并聯(lián)，從而能夠 完成對(duì)較多通道的探測(cè)器陣列的數(shù)據(jù)的采集工作，外同步功能保證獲 取的圖像數(shù)據(jù)的實(shí)時(shí)性，外觸發(fā)功能使得探測(cè)器陣列的數(shù)據(jù)的輻射成 像用數(shù)據(jù)獲取和控制電路能夠在其他分系統(tǒng)提供外觸發(fā)信號(hào)時(shí)按照該外觸發(fā)信號(hào)的頻率工作。
(二) 技術(shù)方案 為了達(dá)到上述目的，本發(fā)明采取以下技術(shù)方案
本發(fā)明為一種產(chǎn)生輸出為串行數(shù)據(jù)的數(shù)字化探測(cè)器電路工作所 需的控制信號(hào)，以及對(duì)其輸出數(shù)據(jù)進(jìn)行釆集，同時(shí)和計(jì)算機(jī)通訊的數(shù) 據(jù)獲取和控制電路。 5 本發(fā)明的一個(gè)目的在于提供一種用于輻射成像的數(shù)據(jù)獲取和控
制電路，控制和數(shù)據(jù)獲取電路包括網(wǎng)絡(luò)單片機(jī)電路、FPGA(現(xiàn)場(chǎng)可 編程邏輯門(mén)陣列)數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路，RS485接口及 緩沖驅(qū)動(dòng)電路、觸發(fā)脈沖隔離驅(qū)動(dòng)電路，加速器束流強(qiáng)度信號(hào)處理電 路，數(shù)據(jù)存儲(chǔ)電路，數(shù)據(jù)及控制信號(hào)緩沖和驅(qū)動(dòng)電路，F(xiàn)PGA配置電 io 路，網(wǎng)絡(luò)單片機(jī)連接FPGA數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路，F(xiàn)PGA 數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路分別連接數(shù)據(jù)緩存器、緩沖驅(qū)動(dòng)電 路、觸發(fā)脈沖隔離驅(qū)動(dòng)電路、加速器束流強(qiáng)度信號(hào)處理電路。
本發(fā)明的另一個(gè)目的在于提供一種用于輻射成像用的數(shù)據(jù)獲取 和控制方法，其步驟過(guò)程如下
15 數(shù)字化探測(cè)器電路在接收到X射線后，將其接收到的信號(hào)轉(zhuǎn)化
為串行數(shù)據(jù)輸出；數(shù)據(jù)獲取和控制電路產(chǎn)生數(shù)字化電路工作所需的控 制信號(hào)，并讀取數(shù)字化電路輸出的串行數(shù)據(jù)，經(jīng)串并變換、緩存后， 通過(guò)網(wǎng)絡(luò)電路與計(jì)算機(jī)通訊和數(shù)據(jù)傳輸，從而實(shí)現(xiàn)多通道探測(cè)器數(shù)據(jù) 的釆集；系統(tǒng)通道數(shù)超過(guò)一個(gè)數(shù)據(jù)獲取和控制電路所能連接的通道
20時(shí)，多個(gè)數(shù)據(jù)獲取和控制電路可以并聯(lián)工作，進(jìn)一步提高系統(tǒng)通道數(shù) 的容量，并聯(lián)時(shí)由主數(shù)據(jù)獲取和控制電路發(fā)出同步信號(hào)，同時(shí)送到所 有從數(shù)據(jù)獲取和控制電路，來(lái)確保數(shù)據(jù)的同步。
多個(gè)數(shù)據(jù)采集和控制模塊可以并聯(lián)工作，進(jìn)一步提高系統(tǒng)通道數(shù) 的容量；數(shù)據(jù)釆集和控制模塊可工作在外觸發(fā)模式，以配合被檢測(cè)物
25 體的速度可變時(shí)的圖像數(shù)據(jù)采集。由于使用上述設(shè)計(jì)，本發(fā)明具有電 路簡(jiǎn)化、集成度高、可擴(kuò)展性強(qiáng)、抗干擾能力強(qiáng)、數(shù)據(jù)傳輸率高、通 訊協(xié)議簡(jiǎn)單、使用方便的優(yōu)點(diǎn)。
(三)本發(fā)明的有益效果
1) 由于采取以上方案，數(shù)據(jù)和控制輸入、輸出為差分信號(hào)，大大
提高了抗干擾能力，且可以遠(yuǎn)距離傳送；
2) 由于選用差分連接方式， 一個(gè)發(fā)送器可以帶載128個(gè)或更多的 5接收器，方便數(shù)據(jù)獲取和控制電路同時(shí)控制幾十個(gè)探測(cè)器電路；
3) 由于使用雙口 RAM存儲(chǔ)器，解決了單片機(jī)讀取數(shù)據(jù)與可編程 器件寫(xiě)入數(shù)據(jù)速度不同引起的沖突，如當(dāng)可編程器件將第一列探測(cè)器 電路存入雙口 RAM的指定地址1時(shí)，單片機(jī)可以同時(shí)讀取已存入雙 口 RAM指定地址2的數(shù)據(jù)；
4)加速器為強(qiáng)電設(shè)備，由于采用加速器同步脈沖隔離驅(qū)動(dòng)電路，
大大減小加速器與該電路之間的電磁干擾；
5) 由于釆用網(wǎng)絡(luò)單片機(jī)，很方便的將數(shù)據(jù)信號(hào)以以太網(wǎng)的形式輸 送到圖像檢查分系統(tǒng)，方便對(duì)該數(shù)據(jù)獲取和控制電路進(jìn)行控制；
6) 由于釆用可編程器件，方便的完成各種控制信號(hào)、時(shí)序的產(chǎn)生 15并對(duì)數(shù)據(jù)信號(hào)進(jìn)行串并轉(zhuǎn)化和存儲(chǔ)，大大簡(jiǎn)化了電路。
7) 由于多個(gè)數(shù)據(jù)采集與控制電路之間可通過(guò)同步信號(hào)線同步，多 個(gè)數(shù)據(jù)釆集與控制電路可同時(shí)傳輸探測(cè)器數(shù)據(jù)，大大提高了數(shù)據(jù)傳輸 率。
8) 由于數(shù)據(jù)采集與控制電路具備外觸發(fā)功能，可通過(guò)外部觸發(fā)信 20號(hào)來(lái)控制系統(tǒng)工作頻率，從而可適應(yīng)被檢測(cè)物體速度變化時(shí)的圖像數(shù)
據(jù)采集。
下面結(jié)合附圖，對(duì)本發(fā)明的具體實(shí)施作進(jìn)一步的詳細(xì)說(shuō)明。對(duì)于 熟悉本技術(shù)領(lǐng)域的人員而言，從對(duì)本發(fā)明的詳細(xì)說(shuō)明中，本發(fā)明的上 述和其他目的、特征和優(yōu)點(diǎn)將顯而易見(jiàn)。


圖l為本發(fā)明的工作原理框圖2為網(wǎng)絡(luò)單片機(jī)電路圖3為FPGA工作原理圖4為數(shù)據(jù)和控制信號(hào)RS485差分電路圖5為觸發(fā)脈沖隔離驅(qū)動(dòng)電路圖6為加速器東流強(qiáng)度信息處理電路圖7為數(shù)據(jù)存儲(chǔ)電路圖8為FPGA配置電路圖9為信號(hào)緩沖電路圖10為本發(fā)明的使用框圖ll為本發(fā)明的方法流程圖。
圖中，1、控制和數(shù)據(jù)獲取電路的電路；2、網(wǎng)絡(luò)單片機(jī)；3、 FPGA
數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路；4、 RS485接口電路；5、觸發(fā)脈 沖隔離驅(qū)動(dòng)電路；6、加速器束流強(qiáng)度信號(hào)處理電路；7、數(shù)據(jù)存儲(chǔ)電 路；8、數(shù)據(jù)及控制信號(hào)緩沖和驅(qū)動(dòng)電路；9、東流強(qiáng)度信號(hào)電路；10、 以太網(wǎng)口RJ45; 11、同步輸出電路；12、同步輸入電路；13、外觸發(fā) 15 輸入電路；14、外觸發(fā)輸出電路；15、 FPGA配置電路。
具體實(shí)施例方式
本發(fā)明提出的用于輻射成像的數(shù)字化探測(cè)器電路及數(shù)據(jù)獲取電 路結(jié)合附圖和實(shí)施例說(shuō)明如下。以下實(shí)施方式僅用于說(shuō)明本發(fā)明，而 并非對(duì)本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)
20明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等 同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專(zhuān)利保護(hù)范圍應(yīng)由各項(xiàng) 權(quán)利要求限定。
參見(jiàn)圖l，本發(fā)明的實(shí)現(xiàn)原理框圖，虛線部分為實(shí)現(xiàn)本發(fā)明的控
制和數(shù)據(jù)獲取電路的電路l,包括網(wǎng)絡(luò)單片機(jī)2、 FPGA(現(xiàn)場(chǎng)可編程 25邏輯門(mén)陣列)數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路3， RS485接口電路 4、觸發(fā)脈沖隔離驅(qū)動(dòng)電路5，加速器東流強(qiáng)度信號(hào)處理電路6，數(shù)據(jù) 存儲(chǔ)電路7，數(shù)據(jù)及控制信號(hào)緩沖和驅(qū)動(dòng)電路8與RS485接口電路4
同為一個(gè)方框，9是東流強(qiáng)度信號(hào)電路，IO是以太網(wǎng)口 RJ45,11是同 步輸出電路，12是同步輸入電路，13是外觸發(fā)輸入電路，14是外觸 發(fā)輸出電路，F(xiàn)PGA配置電路15。
其工作過(guò)程如下，網(wǎng)絡(luò)單片機(jī)通過(guò)以太網(wǎng)接收?qǐng)D像檢查分系統(tǒng)的
啟動(dòng)指令后，設(shè)置FPGA的工作參數(shù)并啟動(dòng)FPGA數(shù)據(jù)存儲(chǔ)和控制信 號(hào)時(shí)序產(chǎn)生電路產(chǎn)生探測(cè)器電路工作所需的控制信號(hào)，通過(guò)信號(hào)緩沖 電路發(fā)出，加速器所需的同步觸發(fā)脈沖(即外觸發(fā)輸出信號(hào))通過(guò)觸 發(fā)脈沖隔離驅(qū)動(dòng)電路發(fā)送至加速器，然后控制獲取來(lái)自探測(cè)器電路的 信號(hào)；探測(cè)器電路信號(hào)經(jīng)過(guò)差分和緩沖電路進(jìn)入數(shù)據(jù)存儲(chǔ)和控制信號(hào)
時(shí)序產(chǎn)生電路(圖l)，其中數(shù)據(jù)信號(hào)經(jīng)串并轉(zhuǎn)換電路將串行輸入的圖 像數(shù)據(jù)進(jìn)行串并轉(zhuǎn)化后存儲(chǔ)到數(shù)據(jù)存儲(chǔ)電路，同時(shí)網(wǎng)絡(luò)單片機(jī)獲取已 存儲(chǔ)好在另 一指定地址的上一列圖像數(shù)據(jù)，存儲(chǔ)完該列探測(cè)器數(shù)據(jù)后， 向網(wǎng)絡(luò)單片機(jī)發(fā)生中斷，網(wǎng)絡(luò)單片機(jī)再獲取該列數(shù)據(jù)，同時(shí)以以太網(wǎng) 的形式發(fā)送上一列圖像數(shù)據(jù)，交替往復(fù)， 一列一列的圖像數(shù)據(jù)就被發(fā)
送至圖像檢查分系統(tǒng)進(jìn)行處理并成像。當(dāng)多個(gè)數(shù)據(jù)釆集與控制電路并 聯(lián)工作時(shí)，每個(gè)電路采集一列圖像數(shù)據(jù)中的一部分，電路之間通過(guò)同 步信號(hào)確保圖像數(shù)據(jù)的同步。如果被測(cè)物體的速度是變化的，則外觸 發(fā)信號(hào)由加速器給出，外觸發(fā)信號(hào)經(jīng)過(guò)觸發(fā)脈沖隔離驅(qū)動(dòng)電路，然后 進(jìn)入數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路(圖1),數(shù)據(jù)存儲(chǔ)和控制信號(hào)
時(shí)序產(chǎn)生電路依此產(chǎn)生探測(cè)器電路工作所需的控制信號(hào)。
下面對(duì)本發(fā)明具體電路的實(shí)施作進(jìn)一步的說(shuō)明。
參見(jiàn)圖2，控制和數(shù)據(jù)獲取電路的網(wǎng)絡(luò)單片機(jī)2，使用RCM3200 芯片，其具體實(shí)現(xiàn)電路，RCM3200的PA、 PB、 PE等端口與FPGA數(shù) 據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路相連，實(shí)現(xiàn)對(duì)FPGA的寄存器讀寫(xiě)、 工作方式的控制，同時(shí)PA端口與數(shù)據(jù)緩存電路的DOL-D7L(參見(jiàn)圖 7)連接，用于數(shù)據(jù)的讀出。
參見(jiàn)圖3， FPGA數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路3具體實(shí)現(xiàn)電
路，在本實(shí)施例中，F(xiàn)PGA使用的是EP1K30,從FPGA配置電路加載 配置數(shù)據(jù)，根據(jù)網(wǎng)絡(luò)單片機(jī)設(shè)置的寄存器內(nèi)容，產(chǎn)生控制信號(hào)時(shí)序用 于控制數(shù)字化探測(cè)器電路工作并接收來(lái)自探測(cè)器電路陣列的數(shù)據(jù)、實(shí) 現(xiàn)數(shù)據(jù)的串并變換，同時(shí)產(chǎn)生對(duì)緩存的讀寫(xiě)控制時(shí)序控制數(shù)據(jù)存儲(chǔ)電
5路的寫(xiě)入和讀出，并產(chǎn)生同步控制時(shí)序。
參見(jiàn)圖4，數(shù)據(jù)和控制信號(hào)RS485差分電路4由N5-N11， N25 -N28 ( MAX3468 )，各芯片的濾波電容C17-C23、 C76-C77、 C80-C81 組成，將所需遠(yuǎn)距離傳輸?shù)男盘?hào)轉(zhuǎn)化為RS485差分信號(hào)，大大增強(qiáng)抗 干擾能力。差分電路包含在RS485接口及緩沖驅(qū)動(dòng)電路中，485接口進(jìn)
10行差分信號(hào)傳輸。
參見(jiàn)圖5，觸發(fā)脈沖隔離驅(qū)動(dòng)電路5，使用光藕實(shí)現(xiàn)隔離驅(qū)動(dòng)，包 括型號(hào)為6N137的光電耦合芯片N12、 N22,和型號(hào)為B0505S的 DC-DC低壓隔離電源N21,以及濾波電容C71、 C72，上拉電阻Rll、 R19等。電源通過(guò)N21,同步觸發(fā)信號(hào)ACC通過(guò)光藕N12進(jìn)行隔離，
15 通過(guò)上拉電阻R11選擇合適的輸出電流，提供給加速器與本電路完全 隔離的外觸發(fā)輸出信號(hào)；外觸發(fā)輸入信號(hào)經(jīng)過(guò)光藕進(jìn)行隔離，及電阻 R19調(diào)整輸出電流后產(chǎn)生與加速器完全隔離ACCI信號(hào)，進(jìn)入數(shù)據(jù)和
控制信號(hào)緩沖及驅(qū)動(dòng)電路。
參見(jiàn)圖6，是加速器束流強(qiáng)度信息處理電路6，加速器東流強(qiáng)度信
20 息處理電路包括型號(hào)為AD8605運(yùn)算放大器N16,型號(hào)為AD7685的模 數(shù)轉(zhuǎn)換器N17，提供基準(zhǔn)電壓型號(hào)為ADR435的芯片N15，以及起濾 波作用的電容C48, C49和電阻R17, R18。來(lái)自加速器表示加速器束 流強(qiáng)度的模擬電平信號(hào)由XS5輸入，SCK、 CNV信號(hào)與圖3中的N2 相連，將AD變換后強(qiáng)度數(shù)字信號(hào)SDO送至N2。
25
參見(jiàn)圖7，數(shù)據(jù)存儲(chǔ)電路7，數(shù)據(jù)存儲(chǔ)電路由型號(hào)為IDT70V06的
雙口 RAM芯片N3構(gòu)成。A0R-A13R， D0R-D7R, OER，CER, A0L-A13L, R/WL， CEL 、 OEL等地址、控制、數(shù)據(jù)線連到FPGA芯片N2 (參見(jiàn)
10 圖3) ，D0L-D7L連到網(wǎng)絡(luò)單片機(jī)N1 (參見(jiàn)圖2)。
參見(jiàn)圖8， FPGA配置電路15， FPGA配置電路由型號(hào)為EPC2的 配置芯片N19,以及JTAG配置端口 XS1構(gòu)成，F(xiàn)PGA中的配置數(shù)據(jù) 調(diào)試狀態(tài)下通過(guò)配置端口 XS1下載，工作狀態(tài)下在芯片上電時(shí)從配置 5 芯片N19中加載。
參見(jiàn)圖9，數(shù)據(jù)及控制信號(hào)緩沖及驅(qū)動(dòng)電路8與RS485接口電路 4同為一個(gè)方框中的緩沖及驅(qū)動(dòng)電路，數(shù)據(jù)和控制信號(hào)緩沖電路由型 號(hào)為74S244的八路三態(tài)緩沖芯片N4和N23構(gòu)成，由于緩沖芯片本身 的回滯功能和強(qiáng)的驅(qū)動(dòng)能力，能對(duì)數(shù)據(jù)和控制信號(hào)進(jìn)行整形并增強(qiáng)驅(qū) io 動(dòng)能力。
參見(jiàn)圖IO，本發(fā)明的使用框圖。在本實(shí)施例中，圖所示為一個(gè)N 個(gè)數(shù)據(jù)獲取與控制電路的系統(tǒng)組成框圖，每個(gè)數(shù)據(jù)獲取與控制電路一 定數(shù)量的數(shù)字化探測(cè)器電路，其中O號(hào)數(shù)據(jù)獲取與控制電路為主電路， 其他為從電路。主電路可接收外觸發(fā)信號(hào)，根據(jù)外觸發(fā)信號(hào)或者計(jì)算 15機(jī)設(shè)置的系統(tǒng)工作頻率產(chǎn)生同步輸出，并通過(guò)同步信號(hào)線同時(shí)傳送到 所有的從電路，從電路接收主電路的同步輸出，以保證數(shù)據(jù)的同步。 所有的數(shù)據(jù)獲取與控制電路和計(jì)算機(jī)都通過(guò)網(wǎng)線連接的交換機(jī)，組成 一個(gè)局域網(wǎng)，實(shí)現(xiàn)數(shù)據(jù)通訊。
參見(jiàn)圖ll,本發(fā)明的方法流程圖，其步驟如下 20 步驟S1，網(wǎng)絡(luò)單片機(jī)通過(guò)以太網(wǎng)接收?qǐng)D像檢查分系統(tǒng)的啟動(dòng)指令;
步驟S2，設(shè)置FPGA的工作參數(shù)并啟動(dòng)FPGA數(shù)據(jù)存儲(chǔ)和控制信 號(hào)時(shí)序產(chǎn)生電路產(chǎn)生探測(cè)器電路工作所需的控制信號(hào)，通過(guò)緩沖電路 和差分電路發(fā)出；
步驟S3，通過(guò)緩沖電路和差分電路將探測(cè)器電路工作所需的控制 25信號(hào)發(fā)出；
步驟S4，通過(guò)隔離驅(qū)動(dòng)電路將加速器所需的同步觸發(fā)脈沖發(fā)送至
力口速器；
步驟S5，然后控制獲取來(lái)自探測(cè)器電路的信號(hào)；
步驟S6，來(lái)自探測(cè)器電路信號(hào)經(jīng)過(guò)差分和緩沖電路進(jìn)入數(shù)據(jù)存儲(chǔ) 和控制信號(hào)時(shí)序產(chǎn)生電路，其中數(shù)據(jù)信號(hào)經(jīng)串并轉(zhuǎn)換電路將串行輸入 的圖像數(shù)據(jù)進(jìn)行串并轉(zhuǎn)化后存儲(chǔ)到數(shù)據(jù)存儲(chǔ)電路；
步驟S7，網(wǎng)絡(luò)單片機(jī)獲取已存儲(chǔ)好在另一指定地址的上一列圖像數(shù)據(jù)，存儲(chǔ)完該列探測(cè)器數(shù)據(jù)后，向網(wǎng)絡(luò)單片機(jī)發(fā)出中斷信號(hào)；
步驟S8，網(wǎng)絡(luò)單片機(jī)再獲取該列數(shù)據(jù)，同時(shí)以以太網(wǎng)的形式發(fā)送上一列圖像數(shù)據(jù)，交替往復(fù)， 一列一列的圖像數(shù)據(jù)就被發(fā)送至圖像檢 查分系統(tǒng)進(jìn)行處理并成像。
由此，釆用本實(shí)施例后的用于輻射成像的數(shù)據(jù)采集和控制電路， 具有電路簡(jiǎn)化、集成度高、可擴(kuò)展性強(qiáng)、抗干擾能力強(qiáng)、數(shù)據(jù)傳輸率 高、通訊協(xié)議簡(jiǎn)單、使用方便的優(yōu)點(diǎn)。
當(dāng)然，本發(fā)明還可有其他實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員，可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明的權(quán)利要求的保 護(hù)范圍。
權(quán)利要求
1.一種用于輻射成像的數(shù)據(jù)獲取和控制電路，控制和數(shù)據(jù)獲取電路包括網(wǎng)絡(luò)單片機(jī)電路、FPGA數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路，RS485接口及緩沖驅(qū)動(dòng)電路、觸發(fā)脈沖隔離驅(qū)動(dòng)電路，加速器束流強(qiáng)度信號(hào)處理電路，數(shù)據(jù)存儲(chǔ)電路，數(shù)據(jù)及控制信號(hào)緩沖和驅(qū)動(dòng)電路，F(xiàn)PGA配置電路，其特征在于，網(wǎng)絡(luò)單片機(jī)連接FPGA數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路，F(xiàn)PGA數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路分別連接數(shù)據(jù)緩存器、緩沖驅(qū)動(dòng)電路、觸發(fā)脈沖隔離驅(qū)動(dòng)電路、加速器束流強(qiáng)度信號(hào)處理電路。
2.根據(jù)權(quán)利要求l所述的用于輻射成像的數(shù)據(jù)獲取和控制電路，其特征在于，所述控制和數(shù)據(jù)獲取電路的網(wǎng)絡(luò)單片機(jī)電路與FPGA數(shù) 據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路相連，實(shí)現(xiàn)對(duì)FPGA的寄存器讀寫(xiě)、 工作方式的控制，同時(shí)PA端口與數(shù)據(jù)緩存電路的連接，用于數(shù)據(jù)的讀 出。
3.根據(jù)權(quán)利要求1或2所述的用于輻射成像的數(shù)據(jù)獲取和控制電路，其特征在于，所述FPGA數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路從 FPGA配置電路加載配置數(shù)據(jù)，根據(jù)網(wǎng)絡(luò)單片機(jī)設(shè)置的寄存器內(nèi)容產(chǎn) 生控制信號(hào)時(shí)序，用于控制數(shù)字化探測(cè)器電路工作并接收來(lái)自探測(cè)器 電路陣列的數(shù)據(jù)、實(shí)現(xiàn)數(shù)據(jù)的串并變換，同時(shí)產(chǎn)生對(duì)緩存的讀寫(xiě)控制20時(shí)序控制數(shù)據(jù)存儲(chǔ)電路的寫(xiě)入和讀出，并產(chǎn)生同步控制時(shí)序。
4.根據(jù)權(quán)利要求l所述的用于輻射成像的數(shù)據(jù)獲取和控制電路， 其特征在于，所述RS485差分電路的接口電路，差分電路包含在RS485 接口及緩沖驅(qū)動(dòng)電路中，將所需遠(yuǎn)距離傳輸?shù)男盘?hào)轉(zhuǎn)化為RS485差分 信號(hào)，485接口進(jìn)行差分信號(hào)傳輸。
5.根據(jù)權(quán)利要求l所述的用于輻射成像的數(shù)據(jù)獲取和控制電路，其特征在于，所述觸發(fā)脈沖隔離驅(qū)動(dòng)電路，通過(guò)上拉電阻選擇合適的 輸出電流，提供給加速器與本電路完全隔離的觸發(fā)脈沖信號(hào)；外觸發(fā)輸入信號(hào)經(jīng)過(guò)光藕進(jìn)行隔離，及電阻調(diào)整輸出電流后產(chǎn)生與加速器完 全隔離ACCI信號(hào)，進(jìn)入數(shù)據(jù)和控制信號(hào)緩沖及驅(qū)動(dòng)電路。
6. 根據(jù)權(quán)利要求1所述的用于輻射成像的數(shù)據(jù)獲取和控制電路， 其特征在于，所述加速器束流強(qiáng)度信息處理電路包括運(yùn)算放大器、模數(shù)轉(zhuǎn)換器、提供基準(zhǔn)電壓的芯片，以及起濾波電容和電阻，用于將AD 變換后強(qiáng)度數(shù)字信號(hào)SDO送至N2。
7. 根據(jù)權(quán)利要求l所述的用于輻射成像的數(shù)據(jù)獲取和控制電路， 其特征在于，所述數(shù)據(jù)存儲(chǔ)電路將地址、控制、數(shù)據(jù)線連到FPGA芯片。
8.根據(jù)權(quán)利要求l所述的用于輻射成像的數(shù)據(jù)獲取和控制電路，其特征在于，所述FPGA配置電路由配置芯片以及配置端口構(gòu)成， FPGA中的配置數(shù)據(jù)調(diào)試狀態(tài)下通過(guò)配置端口下載，工作狀態(tài)下在芯 片上電時(shí)從配置芯片中加載。
9. 根據(jù)權(quán)利要求l所述的用于輻射成像的數(shù)據(jù)獲取和控制電路，其特征在于，所述數(shù)據(jù)和控制信號(hào)緩沖電路由八路三態(tài)緩沖芯片構(gòu)成，對(duì)數(shù)據(jù)和控制信號(hào)進(jìn)行整形并增強(qiáng)驅(qū)動(dòng)。
10. —種用于輻射成像的數(shù)據(jù)獲取和控制方法，其步驟如下 步驟S1,網(wǎng)絡(luò)單片機(jī)通過(guò)以太網(wǎng)接收?qǐng)D像檢查分系統(tǒng)的啟動(dòng)指令； 步驟S2,設(shè)置FPGA的工作參數(shù)并啟動(dòng)FPGA數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路產(chǎn)生探測(cè)器電路工作所需的控制信號(hào)，通過(guò)緩沖電路 和差分電路發(fā)出；步驟S3，通過(guò)緩沖電路和差分電路將探測(cè)器電路工作所需的控制信號(hào)發(fā)出；步驟S4，通過(guò)隔離驅(qū)動(dòng)電路將加速器所需的同步觸發(fā)脈沖發(fā)送至力p速器；步驟S5，控制獲取來(lái)自探測(cè)器電路的信號(hào)；步驟S6,來(lái)自探測(cè)器電路信號(hào)經(jīng)過(guò)差分和緩沖電路進(jìn)入數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路，其中數(shù)據(jù)信號(hào)經(jīng)串并轉(zhuǎn)換電路將串行輸入 的圖像數(shù)據(jù)進(jìn)行串并轉(zhuǎn)化后存儲(chǔ)到數(shù)據(jù)存儲(chǔ)電路；步驟S7,網(wǎng)絡(luò)單片機(jī)獲取已存儲(chǔ)好在另 一指定地址的上一列圖像數(shù)據(jù)，存儲(chǔ)完該列探測(cè)器數(shù)據(jù)后，向網(wǎng)絡(luò)單片機(jī)發(fā)生中斷；步驟S8，網(wǎng)絡(luò)單片機(jī)再獲取該列數(shù)據(jù)，同時(shí)以以太網(wǎng)的形式發(fā)送上一列圖像數(shù)據(jù)，交替往復(fù)， 一列一列的圖像數(shù)據(jù)就被發(fā)送至圖像檢 查分系統(tǒng)進(jìn)行處理并成像。
全文摘要
本發(fā)明涉及輻射檢測(cè)技術(shù)領(lǐng)域，具體是用于輻射成像用的數(shù)據(jù)獲取和控制電路及方法。電路包括網(wǎng)絡(luò)單片機(jī)、FPGA數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路，RS485接口電路、隔離驅(qū)動(dòng)電路，加速器束流強(qiáng)度信號(hào)處理電路，數(shù)據(jù)存儲(chǔ)電路，數(shù)據(jù)及控制信號(hào)緩沖和驅(qū)動(dòng)電路，F(xiàn)PGA配置電路。方法包括設(shè)置FPGA的工作參數(shù)并啟動(dòng)FPGA數(shù)據(jù)存儲(chǔ)；通過(guò)緩沖電路和差分電路發(fā)出控制信號(hào)；通過(guò)隔離驅(qū)動(dòng)電路將同步觸發(fā)脈沖發(fā)送至加速器；控制獲取來(lái)自探測(cè)器電路的信號(hào)；探測(cè)器電路信號(hào)經(jīng)過(guò)差分和緩沖電路進(jìn)入數(shù)據(jù)存儲(chǔ)和控制信號(hào)時(shí)序產(chǎn)生電路；網(wǎng)絡(luò)單片機(jī)存儲(chǔ)完該列探測(cè)器數(shù)據(jù)后，向網(wǎng)絡(luò)單片機(jī)發(fā)生中斷；網(wǎng)絡(luò)單片機(jī)以以太網(wǎng)的形式發(fā)送上一列圖像數(shù)據(jù)，進(jìn)行處理并成像。
文檔編號(hào)H05G1/00GK101198206SQ20061016496
公開(kāi)日2008年6月11日 申請(qǐng)日期2006年12月8日 優(yōu)先權(quán)日2006年12月8日
發(fā)明者康克軍, 張清軍, 李元景, 李建華, 江年銘, 苗齊田 申請(qǐng)人:清華大學(xué);同方威視技術(shù)股份有限公司