技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明公開了一種基于FPGA的高速串行總線數(shù)據(jù)發(fā)送方法，包含用戶數(shù)據(jù)處理步驟，包含以下步驟：步驟1、從FPGA的FIFO中提取數(shù)據(jù)包包頭，通過數(shù)據(jù)包包頭判斷待發(fā)送數(shù)據(jù)是否大于256字節(jié)，若大于256字節(jié)執(zhí)行步驟2，若小于256字節(jié)執(zhí)行步驟3；步驟2、將FIFO中前256字節(jié)的數(shù)據(jù)發(fā)送給SRIO的IP核并清空該256字節(jié)的數(shù)據(jù)，再判斷FIFO中的剩余數(shù)據(jù)是否大于256字節(jié)，若大于256字節(jié)則重復(fù)執(zhí)行步驟2，直至剩余數(shù)據(jù)小于256字節(jié)，執(zhí)行步驟3；步驟3、將FIFO中的數(shù)據(jù)發(fā)送給SRIO的IP核。當(dāng)采用本發(fā)明進(jìn)行FPGA上的SRIO數(shù)據(jù)發(fā)送時(shí)，具有延時(shí)較低，數(shù)據(jù)處理效率較高的特點(diǎn)。

技術(shù)研發(fā)人員：沈聰;李裕;羿昌宇;張海輝;吳敏;武龍
受保護(hù)的技術(shù)使用者：中國航空無線電電子研究所
技術(shù)研發(fā)日：2017.03.29
技術(shù)公布日：2017.09.05