本發(fā)明涉及計算機通訊技術領域，特別涉及一種基于1588V1協(xié)議的時鐘透傳方法。
背景技術：
IEEE1588V1協(xié)議中未規(guī)定透明時鐘傳輸的處理方式，同時該協(xié)議不直接支持時鐘透明傳輸要求。如何在IEEE1588V1多級網絡中提高時間同步精度對系統(tǒng)關鍵指標具有重大的意義。
基于以上分析，我公司成立研發(fā)小組，經過長期的試驗測試和科學研究，設計一種基于1588V1協(xié)議的時鐘透傳方法，解決IEEE1588V1協(xié)議的不足、提高系統(tǒng)同步精度。
技術實現要素：
本發(fā)明的目的是，針對現有IEEE1588V1協(xié)議存在的技術問題，設計一種基于1588V1協(xié)議的時鐘透傳方法，解決IEEE1588V1協(xié)議的不足、提高系統(tǒng)同步精度，通過改進后的時鐘板卡與多個從端設備連接，提高從端設備的同步精度。
本發(fā)明通過以下技術方案實現：
一種基于1588V1協(xié)議的時鐘透傳方法，其特征在于，包括以下步驟：
步驟1)：在以太網架構上搭建基于1588V1協(xié)議的時鐘本體，所述時鐘本體包括通過數據流通訊依次連接的IEEE1588-PHY芯片、FPGA處理單元和時鐘鎖相環(huán)芯片，所述IEEE1588-PHY芯片的數量為N，N≥1；
步驟2)：IEEE1588-PHY芯片恢復出線路恢復時鐘，線路恢復時鐘輸入到FPGA處理單元，FPGA處理單元通過判斷IEEE1588V1時鐘的優(yōu)先級狀態(tài)，獲取主端線路恢復時鐘，并將主端線路恢復時鐘輸入到硬件時鐘鎖相環(huán)芯片，時鐘鎖相環(huán)芯片輸出FPGA處理單元的FPGA工作時鐘以及各IEEE1588-PHY芯片的25MHz參考時鐘；
步驟3)：IEEE1588-PHY芯片完成對輸入和輸出的IEEE1588V1數據包及事件包打時間標簽；
步驟4)：FPGA處理單元各路IEEE1588-PHY芯片輸出的時間包信息；
步驟5)：FPGA處理單元對IEEE1588V1數據包進行分析，記錄下每個端口事件包的輸入和輸出時間；
步驟6)：FPGA處理單元通過計算輸入事件包和輸出事件包的差值，獲得該事件包在本設備中的駐留時間；
步驟7)：FPGA處理單元提取follow_up報文和delay_resp報文輸入的源時間；
步驟8)：FPGA處理單元將事件包駐留時間修正到對應的源端時間中；
步驟9)：FPGA處理單元重新生成新follow_up報文和delay_resp并通過IEEE1588-PHY芯片發(fā)送到以太網上。
進一步，所述時鐘鎖相環(huán)芯片外接有參考時鐘。
進一步，所述參考時鐘為10M參考時鐘。
本發(fā)明提供了一種基于1588V1協(xié)議的時鐘透傳方法，與現有技術相比，有益效果在于：
1、本發(fā)明設計的基于1588V1協(xié)議的時鐘透傳方法，在以太網架構上搭建基于1588V1協(xié)議的時鐘本體，時鐘本體包括通過數據流通訊依次連接的IEEE1588-PHY芯片、FPGA處理單元和時鐘鎖相環(huán)芯片，IEEE1588-PHY芯片的數量為N，N≥1；上述設計，解決IEEE1588V1協(xié)議的不足、提高系統(tǒng)同步精度，通過改進后的時鐘板卡與多個從端設備連接，提高從端設備的同步精度。
2、本發(fā)明設計的基于1588V1協(xié)議的時鐘透傳方法，在時鐘板卡上增加時鐘鎖相環(huán)芯片，時鐘鎖相環(huán)芯片外接有參考時鐘，上述設計，避免從端設備出現失鎖現象。
附圖說明
圖1為本發(fā)明設計的時鐘本體的結構示意圖。
具體實施方式
參閱附圖1對本發(fā)明做進一步描述。
本發(fā)明涉及一種基于1588V1協(xié)議的時鐘透傳方法，其特征在于，包括以下步驟：
步驟1)：在以太網架構上搭建基于1588V1協(xié)議的時鐘本體，所述時鐘本體包括通過數據流通訊依次連接的IEEE1588-PHY芯片、FPGA處理單元和時鐘鎖相環(huán)芯片，所述IEEE1588-PHY芯片的數量為N，N≥1；
步驟2)：IEEE1588-PHY芯片恢復出線路恢復時鐘，線路恢復時鐘輸入到FPGA處理單元，FPGA處理單元通過判斷IEEE1588V1時鐘的優(yōu)先級狀態(tài)，獲取主端線路恢復時鐘，并將主端線路恢復時鐘輸入到硬件時鐘鎖相環(huán)芯片，時鐘鎖相環(huán)芯片輸出FPGA處理單元的FPGA工作時鐘以及各IEEE1588-PHY芯片的25MHz參考時鐘；
步驟3)：IEEE1588-PHY芯片完成對輸入和輸出的IEEE1588V1數據包及事件包打時間標簽；
步驟4)：FPGA處理單元各路IEEE1588-PHY芯片輸出的時間包信息；
步驟5)：FPGA處理單元對IEEE1588V1數據包進行分析，記錄下每個端口事件包的輸入和輸出時間；
步驟6)：FPGA處理單元通過計算輸入事件包和輸出事件包的差值，獲得該事件包在本設備中的駐留時間；
步驟7)：FPGA處理單元提取follow_up報文和delay_resp報文輸入的源時間；
步驟8)：FPGA處理單元將事件包駐留時間修正到對應的源端時間中；
步驟9)：FPGA處理單元重新生成新follow_up報文和delay_resp并通過IEEE1588-PHY芯片發(fā)送到以太網上。
作為改進，所述時鐘鎖相環(huán)芯片外接有參考時鐘。
作為改進，所述參考時鐘為10M參考時鐘。
與現有技術相比，本發(fā)明設計的基于1588V1協(xié)議的時鐘透傳方法，在以太網架構上搭建基于1588V1協(xié)議的時鐘本體，時鐘本體包括通過數據流通訊依次連接的IEEE1588-PHY芯片、FPGA處理單元和時鐘鎖相環(huán)芯片，IEEE1588-PHY芯片的數量為N，N≥1；上述設計，解決IEEE1588V1協(xié)議的不足、提高系統(tǒng)同步精度，通過改進后的時鐘板卡與多個從端設備連接，提高從端設備的同步精度。
本發(fā)明設計的基于1588V1協(xié)議的時鐘透傳方法，相對于傳統(tǒng)交換設備和時鐘技術，本設備同步精度提高了1-2個數量級。
本發(fā)明設計的基于1588V1協(xié)議的時鐘透傳方法，在時鐘板卡上增加時鐘鎖相環(huán)芯片，時鐘鎖相環(huán)芯片外接有參考時鐘，上述設計，避免從端設備出現失鎖現象。
按照以上描述，即可對本發(fā)明進行應用。
以上所述，僅為本發(fā)明較佳的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發(fā)明揭露的技術范圍內，根據本發(fā)明的技術方案及其發(fā)明構思加以等同替換或改變，都應涵蓋在本發(fā)明的保護范圍之內。