1.一種FC-AE-1553仿真通信演示系統(tǒng)，其特征在于，包括：
第一子網(wǎng)，包括，第一工控機(jī)、第二工控機(jī)和第一交換機(jī)、第三交換機(jī)；
第二子網(wǎng)，包括，第三工控機(jī)、第四工控機(jī)和第二交換機(jī)、第四交換機(jī)；
其中，所述第一工控機(jī)、第二工控機(jī)、第三工控機(jī)、第四工控機(jī)、第一交換機(jī)和第三交換機(jī)組成第一冗余網(wǎng)；所述第一工控機(jī)、第二工控機(jī)、第三工控機(jī)、第四工控機(jī)、第二交換機(jī)和第四交換機(jī)組成第二冗余網(wǎng)；
所述第一冗余網(wǎng)及第二冗余網(wǎng)構(gòu)建FC-AE-1553雙冗余網(wǎng)絡(luò)；
所述第一工控機(jī)、第二工控機(jī)、第三工控機(jī)、第四工控機(jī)為通訊節(jié)點(diǎn)，內(nèi)部分別插入FC-AE-1553仿真通訊卡，所述FC-AE-1553仿真通訊卡用于實(shí)現(xiàn)FC-AE-1553協(xié)議棧的硬件部分，完成上位機(jī)與板卡緩沖區(qū)之間的數(shù)據(jù)交互，F(xiàn)C-AE-1553消息隊(duì)列的實(shí)時控制，F(xiàn)C格式數(shù)據(jù)幀的組成與分解、發(fā)送與接收；
所述第一工控機(jī)中FC-AE-1553仿真通訊卡的Port0端口與第一交換機(jī)端口Port1連接，第一工控機(jī)中FC-AE-1553仿真通訊卡的Port1端口與第三交換機(jī)端口Port1連接；
所述第二工控機(jī)中FC-AE-1553仿真通訊卡的Port0端口與第一交換機(jī)端口Port2連接，第二工控機(jī)中FC-AE-1553仿真通訊卡的Port1端口與第三交換機(jī)端口Port2連接；
所述第三工控機(jī)中FC-AE-1553仿真通訊卡的Port0端口與第二交換機(jī)端口Port1連接，第三工控機(jī)中FC-AE-1553仿真通訊卡的Port1端口與第四交換機(jī)端口Port1連接；
所述第四工控機(jī)中FC-AE-1553仿真通訊卡的Port0端口與第二交換機(jī)端口Port2連接，第四工控機(jī)中FC-AE-1553仿真通訊卡的Port1端口與第四交換機(jī)端口Port2連接；
所述第一交換機(jī)的Port0端口與第二交換機(jī)的Port0端口連接，構(gòu)建系統(tǒng)第一冗余網(wǎng)絡(luò)；
所述第三交換機(jī)的Port0端口與第四交換機(jī)的Port0端口連接，構(gòu)建系統(tǒng)第二冗余網(wǎng)絡(luò)。
2.根據(jù)權(quán)利要求1所述的仿真通信演示系統(tǒng)，其特征在于，所述FC-AE-1553仿真通訊卡，包括：
現(xiàn)場可編程門陣列FPGA單元，用于按照預(yù)設(shè)的應(yīng)用需求實(shí)現(xiàn)控制邏輯功能；
光模塊接口單元SFP，用于收發(fā)鏈路光信號，并將接收到的光信號轉(zhuǎn)化為串行數(shù)字信號供FPGA單元處理，同時將來自FPGA單元的串行數(shù)字信號轉(zhuǎn)化為光信號發(fā)送至光纖鏈路；
邊沿連接器，一端連接仿真通訊卡所插入的宿主計算機(jī)背板的總線接口PCI-E插槽，另一端與FPGA單元的編碼模塊GTX接口連接，用于實(shí)現(xiàn)仿真通訊卡與仿真通訊卡所插入的宿主計算機(jī)之間的高速數(shù)據(jù)交換；
同步動態(tài)隨機(jī)存儲器SDRAM，固定的板上外部存儲芯片，用于FPGA單元內(nèi)部微處理器PowerPC的指令與數(shù)據(jù)存儲；
配置電路，用于FPGA單元的上電加載配置，為非易失性閃存芯片；
閃存單元，用于FPGA單元內(nèi)PowerPC的上電加載配置，為非易失性閃存芯片；
時鐘單元，用于提供高精度有源時鐘，生成供各個電路模塊使用的時鐘源；
聯(lián)合測試工作組JTAG接口，用于供FPGA下載配置及用于PowerPC調(diào)試使用。
3.根據(jù)權(quán)利要求2所述的仿真通信演示系統(tǒng)，其特征在于，
所述聯(lián)合測試工作組JTAG接口共有3套，其中一套供FPGA下載配置專用，另外兩套用于PowerPC調(diào)試使用。
4.根據(jù)權(quán)利要求2所述的仿真通信演示系統(tǒng)，其特征在于，所述時鐘單元提供的高精度有源時鐘為25MHz。
5.根據(jù)權(quán)利要求2所述的仿真通信演示系統(tǒng)，其特征在于，
所述FC-AE-1553仿真通訊卡還包括以下模塊的一種或者兩種以上的組合：
雙列直插式存儲模塊DIMM條式連接用插槽，用于FPGA單元的大容量外部數(shù)據(jù)存儲；
前面板LED，用于提供雙通道光口工作狀態(tài)標(biāo)識；
擴(kuò)展接口單元，用于自定義多用接口，包括國際通用時間格式碼IRIG-B信號、外部觸發(fā)輸入、觸發(fā)輸出信號。
6.根據(jù)權(quán)利要求2所述的仿真通信演示系統(tǒng)，其特征在于，
所述FPGA單元包括以下子模塊中的一種或者兩種以上的任意組合：
第一編碼模塊GTX_0以及第二編碼模塊GTX_1，用于收發(fā)光信號，并實(shí)現(xiàn)光信號與串行數(shù)據(jù)信號之間的相互轉(zhuǎn)換；
路由模塊，為FPGA兩個通道提供可變的對外數(shù)據(jù)流拓?fù)浣Y(jié)構(gòu)，可實(shí)現(xiàn)兩個通道并行、交叉、內(nèi)回環(huán)等類型的數(shù)據(jù)路由；
第一主邏輯模塊Port_0或第二主邏輯模塊Port_1，用于按照預(yù)設(shè)的應(yīng)用需求實(shí)現(xiàn)控制邏輯功能，
PCI-E IP核模塊，用于FGPA單元與上位機(jī)PCI-E總線連接的接口模塊，直接用IP核例化；
通道數(shù)據(jù)緩沖及仲裁邏輯模塊，用于調(diào)度第一主邏輯模塊Port_0與第二主邏輯模塊Port_1兩個邏輯模塊對PCI-E總線之間的數(shù)據(jù)流，解決多端口之間數(shù)據(jù)傳輸?shù)臎_突。
7.根據(jù)權(quán)利要求6所述的仿真通信演示系統(tǒng)，其特征在于，所述FPGA單元還包括：
擴(kuò)展模塊，用于預(yù)留給擴(kuò)展功能模塊及接口。
8.根據(jù)權(quán)利要求6所述的仿真通信演示系統(tǒng)，其特征在于，所述第一主邏輯模塊Port_0或第二主邏輯模塊Port_1包括以下子模塊的任意組合：接收緩沖區(qū)、發(fā)送緩沖區(qū)、時標(biāo)模塊、寄存器組、直接內(nèi)存存取DMA控制器、監(jiān)控數(shù)據(jù)預(yù)處理模塊、緩沖對緩沖BB信用緩沖區(qū)、端對端EE信用緩沖區(qū)、鏈路控制邏輯模塊、幀建立模塊、1553協(xié)議模塊、發(fā)送隊(duì)列管理模塊、發(fā)送緩沖區(qū)、微處理器PowerPC、微處理器中斷控制器PPC、同步動態(tài)隨機(jī)存儲器SDRAM控制器、雙倍速率同步動態(tài)隨機(jī)存儲器DDR2控制器、通道數(shù)據(jù)緩沖區(qū)、本地自定義總線Local Bus、管道突發(fā)式緩存PLB；其中，
所述接收緩沖區(qū)，用于接收來自路由模塊的數(shù)據(jù)流并緩存，分別提供給監(jiān)控數(shù)據(jù)通路、鏈路控制通路、故障注入通路使用；
所述發(fā)送緩沖區(qū)，用來緩存來自發(fā)送隊(duì)列管理模塊的數(shù)據(jù)流，對齊、整理并發(fā)送至路由模塊；
所述時標(biāo)模塊，用于生成時間戳；
所述寄存器組，具有與基址寄存器PCI-E BAR空間映射地址的寄存器集合；
所述DMA控制器，用于本地自定義總線Local Bus上各子模塊之間的數(shù)據(jù)流控制；
所述監(jiān)控數(shù)據(jù)預(yù)處理模塊，用于接收和緩沖鏈路數(shù)據(jù)，經(jīng)分類、壓縮以及對齊處理，添加時標(biāo)和附加信息之后，發(fā)送至DDR2內(nèi)或直接發(fā)送至通道數(shù)據(jù)緩沖區(qū)；
所述BB信用緩沖區(qū)，用于接收具有幀結(jié)構(gòu)的光纖通道協(xié)議FC報文和鏈路響應(yīng)原語，進(jìn)行緩沖區(qū)對緩沖區(qū)流控判斷，并提示幀建立模塊生成適當(dāng)?shù)逆溌讽憫?yīng)原語；
所述EE信用緩沖區(qū)，用于接收具有幀結(jié)構(gòu)的FC報文，進(jìn)行端到端緩沖區(qū)流控判斷，并提示幀建立模塊生成適當(dāng)?shù)腇C響應(yīng)幀；
所述鏈路控制邏輯模塊，用于根據(jù)鏈路上接收到的用于協(xié)議層鏈路控制的原語序列及幀報文，執(zhí)行相應(yīng)的鏈路復(fù)位或控制協(xié)議，并提示幀建立模塊生成適當(dāng)?shù)腇C響應(yīng)原語序列或響應(yīng)幀；
所述幀建立模塊，用于根據(jù)BB信用緩沖區(qū)、EE信用緩沖區(qū)、鏈路控制邏輯模塊發(fā)送的組幀或組原語請求，并根據(jù)對應(yīng)狀態(tài)寄存器的內(nèi)容生成適當(dāng)?shù)腇C報文，然后按約定的順序發(fā)送至發(fā)送隊(duì)列管理模塊；
所述1553協(xié)議模塊，用于接收上位機(jī)與FC-AE-1553上層協(xié)議相關(guān)的消息配置信息，管理消息隊(duì)列、周期、跳轉(zhuǎn)、高低優(yōu)先邏輯功能；
所述發(fā)送隊(duì)列管理模塊，用于接收和緩沖來自多個模塊的發(fā)送報文，并根據(jù)約定規(guī)則排序并發(fā)送至發(fā)送緩沖區(qū)，在故障注入模式下，還負(fù)責(zé)報文長度匹配機(jī)制的管理；
所述發(fā)送緩沖區(qū)，接收并緩沖來自發(fā)送隊(duì)列管理模塊的報文，然后發(fā)送至路由模塊；
所述PowerPC，為例化的FPGA內(nèi)部硬核；
所述微處理器PPC中斷控制器，用于管理作用于PowerPC的中斷信號；
所述SDRAM控制器，用于提供訪問FPGA外部SDRAM芯片的接口模塊；
所述DDR2控制器，用于提供訪問FPGA外部DDR2SDRAM芯片的接口模塊；
所述通道數(shù)據(jù)緩沖區(qū)，用于管理和緩沖單個通道的主邏輯模塊對于PCI-E總線接口模塊的上行和下行數(shù)據(jù)流；
所述Local Bus，用于連接多個子模塊的數(shù)據(jù)、地址以及控制信號的自定義內(nèi)部總線；
所述PLB，用于連接PowerPC與其相關(guān)子模塊的內(nèi)部總線。
9.一種通訊節(jié)點(diǎn)發(fā)送數(shù)據(jù)的方法，其特征在于，所述方法包括：
1)通過應(yīng)用程序編程接口API接口向上位機(jī)緩沖區(qū)寫入要發(fā)送的數(shù)據(jù)塊Data和發(fā)送屬性Param；
2)API將數(shù)據(jù)塊做第一次分割，分割塊大小為32KB；
3)構(gòu)建消息傳輸結(jié)構(gòu)，根據(jù)發(fā)送屬性內(nèi)容，分別構(gòu)建為命令序列CMD或狀態(tài)序列STA，并將數(shù)據(jù)塊第二次分割為2KB大小的傳輸塊結(jié)構(gòu)，構(gòu)建數(shù)據(jù)序列；
4)將構(gòu)建的數(shù)據(jù)序列下傳至數(shù)據(jù)緩沖區(qū)，F(xiàn)PGA邏輯為待發(fā)消息結(jié)構(gòu)體添加FC-2層幀結(jié)構(gòu)：幀開始SOF、幀頭Head、校驗(yàn)CRC、幀結(jié)束EOF，幀結(jié)構(gòu)體以32bit對齊排序；
5)每個待發(fā)FC-2幀進(jìn)入編碼邏輯模塊，執(zhí)行8B到10B編碼流程，按指定規(guī)則將32bit對齊的幀結(jié)構(gòu)體轉(zhuǎn)換成40bit對齊的傳輸結(jié)構(gòu)體；
6)將40bit對齊的傳輸結(jié)構(gòu)體按低位到高位的順序依次以串行隊(duì)列發(fā)送至光纖端口。
10.一種通訊節(jié)點(diǎn)接收數(shù)據(jù)的方法，其特征在于，所述方法包括：
1)通過光纖端口接收到串行數(shù)據(jù)，以10B碼為索引檢索到幀開始SOF與幀結(jié)束EOF，并以此恢復(fù)出40bit對齊的幀的編碼傳輸結(jié)構(gòu)體；
2)將40bit對齊的幀的編碼傳輸結(jié)構(gòu)體經(jīng)10B到8B解碼操作，轉(zhuǎn)換成32bit對齊的普通FC-2層幀結(jié)構(gòu)體；
3)FC-2層幀結(jié)構(gòu)體經(jīng)過幀還原與校驗(yàn)過程，然后根據(jù)幀頭Head域內(nèi)的信息將幀按命令序列CMD、狀態(tài)序列STA、數(shù)據(jù)序列Data分類；
4)剝離FC-2層幀結(jié)構(gòu)體SOF、Head、CRC、EOF，并重組恢復(fù)消息結(jié)構(gòu)體，然后上傳至上位機(jī)；
5)上位機(jī)組織消息結(jié)構(gòu)體之間的合并和轉(zhuǎn)義，通過API接口將數(shù)據(jù)塊Data與數(shù)據(jù)屬性Param提供給用戶。