本發(fā)明屬于信號采集技術(shù)領(lǐng)域，具體涉及一種LVDS信號采集電路。

背景技術(shù)：

LVDS信號是一種低擺幅的差分技術(shù)。目前，隨著集成電路的發(fā)展和對更高數(shù)據(jù)速率的要求，低壓、高速傳輸成為主流技術(shù)，LVDS信號由于其低功耗、高速傳輸和抗干擾的特點，被廣泛應(yīng)用于高速系統(tǒng)、通信設(shè)備、消費電子等方面。目前LVDS信號的的現(xiàn)有測試設(shè)備主要為LVDS采集卡，由于LVDS采集卡的成本比較高，技術(shù)復(fù)雜，不利于LVDS技術(shù)的使用和發(fā)展。

為了確保LVDS信號傳輸?shù)恼_性，急需要提出一種LVDS信號采集電路用于采集LVDS信號并傳到CPU進行分析，用以解決高速傳輸過程中可能出現(xiàn)的問題。

中國專利“基于LVDS信號的采集器”（申請?zhí)?01510256756.7）針對液晶電視輸出的LVDS測試，公開了一種基于LVDS信號的采集器，其特征是，利用時鐘穩(wěn)定模塊將LVDS信號轉(zhuǎn)換為穩(wěn)定的時鐘信號，再結(jié)合混合算法將LVDS信號轉(zhuǎn)換成HDMI信號，再用HDMI采集卡進行采集，傳送給MCU模塊進行分析。該方案設(shè)計雖然嚴(yán)謹(jǐn)，降低LVDS的采集成本，但電路設(shè)計相對繁瑣。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于解決上述的技術(shù)問題而提供一種LVDS信號采集電路，該LVDS信號采集電路，設(shè)計簡單，成本有限。

為實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：

一種LVDS信號采集電路，包括：

高速數(shù)字隔離器，用于將LVDS信號進行隔離后輸出；

FPGA芯片，與高速數(shù)字隔離器連接，用于將高速數(shù)字隔離器隔離后輸出的信號解析為SRAM存儲器和CPU處理器可識別的數(shù)據(jù)信號輸出；

SRAM存儲器，與FPGA芯片連接，用于緩存FPGA芯片解析后輸出的可識別的數(shù)據(jù)信號；

CPU處理器，與SRAM存儲器及FPGA芯片連接，用于處理FPGA芯片解析后輸出的可識別的數(shù)據(jù)信號以判斷采集到LVDS信號是否正確。

所述FPGA芯片型號為EP3C5F256I7N。

所述LVDS信號為通用LVDS差分信號或模擬LVDS波形信號。

本發(fā)明采用高速數(shù)字隔離器將LVDS信號經(jīng)過有效隔離后接入FPGA，實現(xiàn)了對可編程器件的靜電保護；采用SRAM存儲器緩存數(shù)據(jù)可有效緩解CPU處理器的運行壓力，避免在任務(wù)量繁重的控制系統(tǒng)中由于CPU處理器緩存有限而造成采集丟失的現(xiàn)象。本發(fā)明結(jié)構(gòu)簡單，效率高，可靠性高，采集數(shù)據(jù)可解析并緩存，便于實際應(yīng)用。

附圖說明

圖1出示了本發(fā)明的一種LVDS信號采集電路的示意圖。

具體實施方式

下面，結(jié)合實例對本發(fā)明的實質(zhì)性特點和優(yōu)勢作進一步的說明，但本發(fā)明并不局限于所列的實施例。

參見圖1所示，一種LVDS信號采集電路，包括：

高速數(shù)字隔離器，用于將LVDS信號進行隔離后輸出；

FPGA芯片，與高速數(shù)字隔離器連接，用于將高速數(shù)字隔離器隔離后輸出的信號解析為SRAM存儲器和CPU處理器可識別的數(shù)據(jù)信號輸出；

SRAM存儲器，與FPGA芯片連接，用于緩存FPGA芯片解析后輸出的可識別的數(shù)據(jù)信號；

CPU處理器，與SRAM存儲器及FPGA芯片連接，用于處理FPGA芯片解析后輸出的可識別的數(shù)據(jù)信號以判斷采集到LVDS信號是否正確。

具體實現(xiàn)上，本發(fā)明中，所述FPGA芯片型號為EP3C5F256I7N，此FPGA芯片應(yīng)用廣泛，可靠性高。

本發(fā)明中，所述LVDS信號與高速數(shù)字隔離器相接，經(jīng)過高速數(shù)字隔離器有效隔離后進入FPGA芯片，實現(xiàn)了對可編程器件FPGA芯片的靜電保護。

本發(fā)明中，所述的LVDS信號可以采用通用LVDS差分信號或模擬LVDS波形信號，適用范圍不局限于液晶顯示的LVDS信號。

本發(fā)明中，所述CPU處理器作為中央處理器，用于數(shù)據(jù)解析、判斷采集到LVDS信號是否正確。

本發(fā)明中，所述SRAM存儲器緩存采集的數(shù)據(jù)，不因LVDS信號的高速傳輸而丟失采集數(shù)據(jù)，保證CPU處理器的處理正確性，也可有效緩解CPU處理器的運行壓力。

采集LVDS信號信號時，LVDS信號經(jīng)過高速數(shù)字隔離器整合信號后進入FPGA芯片，F(xiàn)PGA芯片通過預(yù)置算法將經(jīng)過整合的LVDS信號解析為SRAM存儲器和CPU處理器可識別的數(shù)據(jù)信號，通過SRAM存儲器緩存采集的數(shù)據(jù)，并由CPU處理器通過預(yù)設(shè)協(xié)議解析采集到的LVDS信號判斷其是否正確，找出存在的問題并反饋。

本發(fā)明采用高速數(shù)字隔離器將LVDS信號經(jīng)過有效隔離后接入FPGA，實現(xiàn)了對可編程器件的靜電保護；采用SRAM存儲器緩存數(shù)據(jù)可有效緩解CPU處理器的運行壓力，避免在任務(wù)量繁重的控制系統(tǒng)中由于CPU處理器緩存有限而造成采集丟失的現(xiàn)象。本發(fā)明結(jié)構(gòu)簡單，效率高，可靠性高，采集數(shù)據(jù)可解析并緩存，便于實際應(yīng)用。

以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。