一種磁擴(kuò)頻通信信號捕獲電路的制作方法
【專利摘要】本發(fā)明涉及一種流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路，屬于磁擴(kuò)頻通信信號同步捕獲和磁通信數(shù)字集成電路設(shè)計(jì)的【技術(shù)領(lǐng)域】。捕獲電路系統(tǒng)包括數(shù)據(jù)采樣存儲控制邏輯、采樣數(shù)據(jù)緩沖區(qū)、數(shù)據(jù)讀取控制邏輯、本地副本生成邏輯、乘法器陣列、加法器陣列、累加器、比較輸出邏輯，采用流水運(yùn)算結(jié)構(gòu)，系統(tǒng)工作時鐘包括采樣時鐘和運(yùn)算時鐘，運(yùn)算時鐘是采樣時鐘的數(shù)倍頻，通過對流水運(yùn)算電路的復(fù)用，實(shí)現(xiàn)在單個采樣時鐘周期內(nèi)完成采樣緩沖區(qū)內(nèi)所有數(shù)據(jù)跟本地副本的相關(guān)運(yùn)算并做出判決。本發(fā)明提供了一種邏輯資源和工作頻率相平衡的帶通信號延遲相關(guān)捕獲電路實(shí)現(xiàn)方案，可方便集成到各種磁直擴(kuò)通信系統(tǒng)中，為磁擴(kuò)頻通信芯片的設(shè)計(jì)提供了基礎(chǔ)。
【專利說明】一種磁擴(kuò)頻通信信號捕獲電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于磁通信信號同步捕獲和磁通信數(shù)字集成電路設(shè)計(jì)的【技術(shù)領(lǐng)域】，特別涉 及一種弱磁擴(kuò)頻通信帶通信號捕獲電路。

【背景技術(shù)】
[0002] 弱磁探測技術(shù)在軍事、資源勘探、科學(xué)研究等領(lǐng)域有廣泛的應(yīng)用，近些年更獲得了 突飛猛進(jìn)的發(fā)展，其中軍事需求是主要的推動因素之一。弱磁探測采用測量地球磁場或者 磁性目標(biāo)磁場的方式，通過信號處理與分析獲取相關(guān)信息，用于資源調(diào)查和目標(biāo)探測等。 [0003]弱磁探測系統(tǒng)一般由磁探頭模塊、數(shù)據(jù)采集模塊、信號處理與分析模塊等部分組 成，搭載在相應(yīng)的平臺上進(jìn)行工作。其工作模式一般為，磁探頭模塊接收磁場信號，并將其 轉(zhuǎn)換為電信號，數(shù)據(jù)采集模塊將模擬信號數(shù)字化，信號處理與分析模塊對數(shù)字信號進(jìn)行處 理分析，獲得目標(biāo)信息。
[0004] 磁通信是出現(xiàn)礦難、井下塌方等情況下實(shí)現(xiàn)磁無線通信的最可靠方式。磁通信所 依賴的技術(shù)關(guān)鍵包括高靈敏度的磁敏元器件為核心的發(fā)送和接受模塊外，還包括信息通訊 模塊。
[0005] 磁信道是一個窄帶寬、存在大而時變的傳輸延遲、高噪聲、嚴(yán)重多徑衰落的時變、 空變信道；同時，由于磁信道的窄帶寬、大而時變的延遲，使得FDMA、TDMA等組網(wǎng)協(xié)議不適 合弱磁通信傳感器網(wǎng)絡(luò)，而CDMA成為一種有效的解決策略。因此，抗干擾性強(qiáng)、可有效利用 帶寬、可抗多徑衰落、可支持CDMA組網(wǎng)的直接序列擴(kuò)頻技術(shù)成為面向磁傳感器網(wǎng)絡(luò)應(yīng)用的 磁通信的一個有效解決方案，成為當(dāng)前磁通信的研究熱點(diǎn)之一。
[0006] 支持CDMA組網(wǎng)的磁直接序列擴(kuò)頻通信系統(tǒng)需要解決的關(guān)鍵技術(shù)之一就是基于帶 通信號的擴(kuò)頻碼相位同步捕獲技術(shù)。目前，直接序列擴(kuò)頻通信信號同步捕獲通常采用相關(guān) 捕獲法，即計(jì)算接收端采樣信號與本地副本的相關(guān)值，相關(guān)值峰值的位置確定為信號同步 點(diǎn)。主要的相關(guān)捕獲法有：1)串行搜索捕獲法，硬件電路實(shí)現(xiàn)簡單，但是當(dāng)接收信號同本地 副本之間失配量較大時，同步捕獲的時延比較大；2)并行搜索捕獲法，同步捕獲的時延比較 小，但這種方法是用消耗硬件資源為代價換取捕獲效率，硬件資源占用比較大；3)延遲相 關(guān)捕獲法，又稱匹配濾波器法，是一種利用匹配濾波器原理實(shí)現(xiàn)相關(guān)檢測的捕獲電路設(shè)計(jì) 方法，延遲相關(guān)捕獲法具有捕獲時延小、誤捕獲率低等優(yōu)勢，是相關(guān)捕獲電路有效的設(shè)計(jì)方 法。
[0007] 延遲相關(guān)捕獲電路的資源占用情況跟具體實(shí)現(xiàn)相關(guān)，目前的各種擴(kuò)頻系統(tǒng)主要基 于基帶信號采用延遲相關(guān)捕獲電路實(shí)現(xiàn)擴(kuò)頻碼相位的同步捕獲，相關(guān)運(yùn)算數(shù)據(jù)量小，資源 占用的問題不突出；而支持CDMA組網(wǎng)的磁直接序列擴(kuò)頻通信系統(tǒng)需要基于帶通信號采用 延遲相關(guān)捕獲電路實(shí)現(xiàn)擴(kuò)頻碼相位的同步捕獲，相關(guān)運(yùn)算數(shù)據(jù)量大，電路資源占用和電路 運(yùn)行功耗問題突出，需要進(jìn)行規(guī)劃設(shè)計(jì)。


【發(fā)明內(nèi)容】

[0008] 本發(fā)明所要解決的技術(shù)問題是：設(shè)計(jì)一種電路資源占用較少、電路運(yùn)行功耗較低 的基于現(xiàn)場可編程門陣列（FPGA)實(shí)現(xiàn)的帶通信號延遲相關(guān)捕獲電路實(shí)現(xiàn)方案，該電路可有 效實(shí)現(xiàn)磁直接序列擴(kuò)頻系統(tǒng)帶通信號的信號捕獲，同時，作為一個獨(dú)立模塊，可方便集成到 各種磁直接序列擴(kuò)頻通信系統(tǒng)中，為磁擴(kuò)頻通信專用芯片的設(shè)計(jì)提供基礎(chǔ)。
[0009] 本發(fā)明提出的一種流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路包括數(shù)據(jù)采樣存儲 控制邏輯、采樣數(shù)據(jù)緩沖區(qū)、數(shù)據(jù)讀取控制邏輯、本地副本生成邏輯、乘法器陣列、加法器陣 列、累加器、比較輸出邏輯等模塊，運(yùn)算電路采用流水線結(jié)構(gòu)設(shè)計(jì)，具有采樣時鐘和運(yùn)算時 鐘兩個工作時鐘，運(yùn)算時鐘是采樣時鐘的數(shù)倍頻，通過對流水運(yùn)算電路的復(fù)用，實(shí)現(xiàn)在單個 采樣時鐘周期內(nèi)完成采樣緩沖區(qū)內(nèi)所有數(shù)據(jù)跟本地副本的相關(guān)運(yùn)算并做出判決。
[0010] 所述的采樣數(shù)據(jù)緩沖區(qū)是一個同步雙口 RAM陣列，由多個結(jié)構(gòu)相同的雙口 RAM模 塊組成，各個雙口 RAM模塊具有相互獨(dú)立的寫控制信號，具有相互統(tǒng)一的讀控制信號、寫地 址、讀地址、寫時鐘、讀時鐘，可實(shí)現(xiàn)對任意單個存儲單元的寫操作和對多個存儲單元的同 時讀操作。
[0011] 所述的采樣存儲控制邏輯負(fù)責(zé)將采樣數(shù)據(jù)按順序循環(huán)寫入到采樣數(shù)據(jù)緩沖區(qū)中， 其存儲策略是：將整個雙口 RAM陣列統(tǒng)一編址，先寫雙口 RAM模塊1的第1個單元，再寫雙 口 RAM模塊2的第1個單元，依次類推，寫完所有雙口 RAM模塊的第1個單元后，再依次寫 各個雙口 RAM模塊的第2個單元，依次類推，寫完整個雙口 RAM陣列后再重復(fù)上述過程，實(shí) 現(xiàn)對采樣數(shù)據(jù)緩沖區(qū)的循環(huán)存儲；采樣存儲控制邏輯的存儲指針總是指向當(dāng)前采樣數(shù)據(jù)緩 沖區(qū)數(shù)據(jù)最老的單元，存儲完最新數(shù)據(jù)后存儲指針自動更新以指向當(dāng)前采樣數(shù)據(jù)緩沖區(qū)數(shù) 據(jù)最老的單元。
[0012] 所述的數(shù)據(jù)讀取控制邏輯負(fù)責(zé)將采樣數(shù)據(jù)緩沖區(qū)的數(shù)據(jù)讀取給乘法器陣列，其通 過同時產(chǎn)生多個雙口 RAM模塊的讀地址和讀信號，在單個運(yùn)算時鐘周期內(nèi)同時讀取多個存 儲單元的數(shù)據(jù)給乘法器陣列。
[0013] 所述的本地副本生成邏輯負(fù)責(zé)為讀出的每個緩沖區(qū)單元數(shù)據(jù)匹配相應(yīng)的本地副 本數(shù)據(jù)，在單個運(yùn)算時鐘周期內(nèi)產(chǎn)生與數(shù)據(jù)讀取控制邏輯所讀出緩沖區(qū)數(shù)據(jù)一一匹配的本 地副本數(shù)據(jù)給乘法器陣列。
[0014] 所述的乘法器陣列是由多個乘法器組成的并行乘法運(yùn)算模塊，負(fù)責(zé)在單個運(yùn)算周 期內(nèi)完成多對數(shù)據(jù)的乘法運(yùn)算。
[0015] 所述的加法器陣列是由多個加法器組成的并行加法運(yùn)算模塊，負(fù)責(zé)在多個運(yùn)算周 期內(nèi)完成多對數(shù)據(jù)的加法運(yùn)算，占用的運(yùn)算周期的個數(shù)由加數(shù)的數(shù)量決定。
[0016] 所述的累加器負(fù)責(zé)將加法器陣列的結(jié)果按照運(yùn)算周期的節(jié)奏進(jìn)行累加。
[0017] 所述的比較輸出邏輯負(fù)責(zé)將每個采樣時鐘周期內(nèi)的累加器運(yùn)算結(jié)果跟捕獲閾值 進(jìn)行比較并輸出判決結(jié)果。
[0018] 所述的基于流水線結(jié)構(gòu)設(shè)計(jì)的運(yùn)算電路的流水設(shè)計(jì)為：數(shù)據(jù)讀取控制邏輯和本地 副本控制邏輯構(gòu)成第一級流水；乘法器陣列為第二級流水；加法器陣列包括多級流水，其 流水的級數(shù)由輸入的加數(shù)數(shù)量決定；累加器為最后一級流水。各級流水的操作均在一個運(yùn) 算周期內(nèi)完成。
[0019] 所述的采樣時鐘和運(yùn)算時鐘是捕獲電路的兩個獨(dú)立工作時鐘，運(yùn)算電路需要在運(yùn) 算時鐘的驅(qū)動下在每個采樣周期內(nèi)完成采樣緩沖區(qū)內(nèi)所有數(shù)據(jù)跟本地副本的相關(guān)運(yùn)算并 做出判決，本發(fā)明通過倍頻運(yùn)算時鐘復(fù)用流水運(yùn)算電路的策略來實(shí)現(xiàn)，運(yùn)算時鐘是采樣時 鐘的數(shù)倍頻，其倍頻數(shù)由采樣數(shù)據(jù)緩沖區(qū)大小、流水運(yùn)算電路可同時處理的數(shù)據(jù)量決定，同 時運(yùn)算時鐘的頻率還受限于采用的FPGA器件。
[0020] 本發(fā)明的一種流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路，采用流水線結(jié)構(gòu)設(shè)計(jì)， 流水運(yùn)算電路設(shè)計(jì)提高了運(yùn)算效率，降低了運(yùn)算時鐘的頻率，從而降低了電路的運(yùn)行功耗， 通過倍頻運(yùn)算時鐘復(fù)用流水運(yùn)算電路的策略來實(shí)現(xiàn)在每個采樣周期內(nèi)完成采樣緩沖區(qū)內(nèi) 所有數(shù)據(jù)跟本地副本的相關(guān)運(yùn)算并做出判決，復(fù)用流水運(yùn)算電路，降低了電路資源占用，是 一種電路運(yùn)行功耗較低、電路資源占用較少的帶通信號延遲相關(guān)捕獲電路實(shí)現(xiàn)方案。

【專利附圖】

【附圖說明】
[0021] 圖1是本發(fā)明GMI磁感測元件圖； 圖2是本發(fā)明正交雙GMI磁感測單元器件圖； 圖3是本發(fā)明磁擴(kuò)頻通信單一感測單元信號通訊電路結(jié)構(gòu)模塊圖； 圖4是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通GMI磁通信信號捕獲電路結(jié)構(gòu)圖； 圖5是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路采樣數(shù)據(jù)緩沖區(qū)結(jié)構(gòu)圖； 圖6是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路采樣數(shù)據(jù)緩沖區(qū)存儲策略 示意圖； 圖7是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路流水運(yùn)算示意圖； 圖8是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路的具體實(shí)施例； 圖9是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路在磁直擴(kuò)通信系統(tǒng)應(yīng)用的 具體實(shí)施例。

【具體實(shí)施方式】
[0022] 下面結(jié)合附圖與【具體實(shí)施方式】對本發(fā)明作進(jìn)一步詳細(xì)說明。
[0023] 圖1是本發(fā)明GMI磁感測元件圖；如圖所示，直徑30微米到45微米的玻璃包覆的 巨磁阻抗非晶絲外，直接纏繞直徑30微米以下的高純銅絲。
[0024] 圖2是本發(fā)明正交雙GMI磁感測單元器件圖；兩路GMI磁感測元件幾何位置垂直 安裝并綁定在硅基片上，成為正交GMI感測單元芯片。
[0025] 圖3是本發(fā)明磁擴(kuò)頻通信單一感測單元信號通訊電路結(jié)構(gòu)模塊圖；由通訊擴(kuò)頻模 塊、磁場發(fā)生器、濾波模塊、放大模塊、信號處理模塊組成，其中通訊擴(kuò)頻模塊包括磁擴(kuò)頻通 信帶通信號捕獲電路。
[0026] 圖4是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路結(jié)構(gòu)圖。如圖所示，捕 獲電路系統(tǒng)包括數(shù)據(jù)采樣存儲控制邏輯、采樣數(shù)據(jù)緩沖區(qū)、數(shù)據(jù)讀取控制邏輯、本地副本生 成邏輯、乘法器陣列、加法器陣列、累加器、比較輸出邏輯，系統(tǒng)運(yùn)算電路采用流水線結(jié)構(gòu)設(shè) 計(jì)，系統(tǒng)具有采樣時鐘和運(yùn)算時鐘兩個工作時鐘，運(yùn)算時鐘是采樣時鐘的數(shù)倍頻，通過對流 水運(yùn)算電路的復(fù)用，實(shí)現(xiàn)在單個采樣時鐘周期內(nèi)完成采樣緩沖區(qū)內(nèi)所有數(shù)據(jù)跟本地副本的 相關(guān)運(yùn)算并做出判決。所述的數(shù)據(jù)采樣存儲控制邏輯負(fù)責(zé)將采樣數(shù)據(jù)按照采樣時鐘的節(jié)奏 循環(huán)寫入采樣數(shù)據(jù)緩沖區(qū)；所述的數(shù)據(jù)讀取控制邏輯和本地副本生成邏輯為流水運(yùn)算電路 的第一級流水，數(shù)據(jù)讀取控制邏輯負(fù)責(zé)將采樣數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)依次讀取給下級流水， 單個運(yùn)算時鐘周期可同時讀出多個緩沖區(qū)單元的數(shù)據(jù)，本地副本生成邏輯負(fù)責(zé)為讀出的每 個緩沖區(qū)數(shù)據(jù)匹配相應(yīng)的本地副本數(shù)據(jù)；所述的乘法器陣列為流水運(yùn)算電路的第二級流 水，是由多個乘法器組成的并行乘法運(yùn)算模塊，負(fù)責(zé)在單個運(yùn)算周期內(nèi)完成多對數(shù)據(jù)的乘 法運(yùn)算；所述的加法器陣列是由多個加法器組成的并行加法運(yùn)算模塊，負(fù)責(zé)在多個運(yùn)算周 期內(nèi)完成多對數(shù)據(jù)的加法運(yùn)算，占用了流水運(yùn)算電路的多級流水線，其占用流水線的級數(shù) 由加法器陣列的加數(shù)數(shù)量決定；所述的累加器負(fù)責(zé)將加法器陣列的結(jié)果按照運(yùn)算周期的節(jié) 奏進(jìn)行累加；所述的比較輸出邏輯負(fù)責(zé)將每個采樣時鐘周期內(nèi)的累加器運(yùn)算結(jié)果跟捕獲閾 值進(jìn)行比較并輸出判決結(jié)果。
[0027] 圖5是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路采樣數(shù)據(jù)緩沖區(qū)結(jié)構(gòu) 圖。如圖所示，采樣數(shù)據(jù)緩沖區(qū)是一個同步雙口 RAM陣列，由m塊存儲結(jié)構(gòu)相同的同步雙口 RAM模塊構(gòu)成，每個雙口 RAM模塊具有η個存儲單元，m和η的具體數(shù)值由具體系統(tǒng)的參數(shù) 決定，各個雙口 RAM模塊的寫使能信號、讀數(shù)據(jù)輸出端口相互獨(dú)立，各個雙口 RAM模塊的寫 數(shù)據(jù)輸入端口、寫地址、寫時鐘、讀地址、讀使能信號、讀時鐘相互統(tǒng)一，可實(shí)現(xiàn)對任意存儲 單元的單獨(dú)寫操作和對多個存儲單元的同時讀操作。
[0028] 圖6是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路采樣數(shù)據(jù)緩沖區(qū)存儲 策略示意圖。如圖所示，采樣數(shù)據(jù)緩沖區(qū)的存儲策略是通過循環(huán)存儲的方式實(shí)現(xiàn)移位寄存 器的功能：將整個雙口 RAM陣列統(tǒng)一編址，先寫雙口 RAM模塊1的第1個單元，再寫雙口 RAM 模塊2的第1個單元，依次類推，寫完所有雙口 RAM模塊的第1個單元后，再依次寫各個雙 口 RAM模塊的第2個單元，依次類推，寫完整個雙口 RAM陣列后再重復(fù)上述過程，實(shí)現(xiàn)對采 樣數(shù)據(jù)緩沖區(qū)的循環(huán)存儲；采樣存儲控制邏輯的存儲指針總是指向當(dāng)前采樣數(shù)據(jù)緩沖區(qū)數(shù) 據(jù)最老的單元，存儲完最新數(shù)據(jù)后存儲指針自動更新以指向當(dāng)前采樣數(shù)據(jù)緩沖區(qū)數(shù)據(jù)最老 的單元。
[0029] 圖7是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路流水運(yùn)算示意圖。如圖 所示，運(yùn)算時鐘是采樣時鐘的數(shù)倍頻，在每個采樣時鐘周期內(nèi)，在運(yùn)算時鐘的驅(qū)動下，通過 復(fù)用流水運(yùn)算電路，完成整個采樣緩沖區(qū)內(nèi)所有數(shù)據(jù)給本地副本的相關(guān)運(yùn)算并做出比較判 決；在每個采樣周期內(nèi)，第一個運(yùn)算時鐘周期用于存儲新采樣數(shù)據(jù)到采樣數(shù)據(jù)緩沖區(qū)，后續(xù) 的運(yùn)算時鐘周期進(jìn)行相應(yīng)的流水運(yùn)算操作，流水運(yùn)算操作完畢，在比較輸出時刻進(jìn)行比較 判決輸出，從整個流水運(yùn)算看，新數(shù)據(jù)存儲和比較輸出正好占用了一個空流水操作過程；每 個流水操作的各級流水依次為：采樣數(shù)據(jù)讀取和本地副本生成、乘運(yùn)算、加運(yùn)算1、加運(yùn)算 2、···、加運(yùn)算m、累加運(yùn)算，加運(yùn)算的級數(shù)由乘法運(yùn)算產(chǎn)生的加數(shù)數(shù)量決定，即由流水運(yùn)算電 路可同時并行處理的采樣緩沖區(qū)數(shù)據(jù)數(shù)量決定。
[0030] 圖8是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路的具體實(shí)施例。具體實(shí) 施例的系統(tǒng)參數(shù)為：系統(tǒng)信號采用BPSK調(diào)制，系統(tǒng)擴(kuò)頻碼為31位Gold碼，擴(kuò)頻比為31，載 波為標(biāo)準(zhǔn)余弦波，載波調(diào)制載頻比為1，每個載波周期的采樣點(diǎn)為16,采樣頻率為640KHz， 本地副本是基帶信息1經(jīng)過擴(kuò)頻和載波調(diào)制后的信號，副本長度為一個信息位的持續(xù)時 間，即副本長度 Ν=Μχ16=4Μ。如圖所示，根據(jù)本發(fā)明設(shè)計(jì)的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通 信號捕獲電路為：采樣數(shù)據(jù)緩沖區(qū)是一個具有496個存儲單元的雙口 RAM陣列，存儲單元 寬度是16位，RAM陣列包括16個同步雙口 RAM模塊，每個同步雙口 RAM模塊具有31個寬 度16的存儲單元，可實(shí)現(xiàn)同時讀取16個存儲單元的數(shù)據(jù)；乘法器陣列是一個具有16個乘 法器的并行乘法運(yùn)算單元，可在一個時鐘周期內(nèi)完成32個乘數(shù)的乘法運(yùn)算，乘法器的乘數(shù) 為16位、輸出為32位；加法器陣列是一個具有15個32位加法器的并行加法運(yùn)算單元，可 在四個時鐘周期內(nèi)完成16個32位加數(shù)的加法運(yùn)算；累加器是一個32位累加器；整個流水 運(yùn)算包括7級流水；運(yùn)算時鐘是采樣時鐘的32倍頻，為20. 48MHz(在FPGA的工作時鐘范圍 內(nèi)），第一個時鐘用于存儲新采樣數(shù)據(jù)，后31個時鐘用于操作采樣數(shù)據(jù)緩沖區(qū)數(shù)據(jù)，每個周 期處理16個數(shù)據(jù)，31個周期處理整個采樣緩沖區(qū)的496個數(shù)據(jù)。
[0031] 圖9是本發(fā)明的流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路在磁直擴(kuò)通信系統(tǒng)應(yīng) 用的具體實(shí)施例。如圖所示，磁擴(kuò)頻通信系統(tǒng)接收機(jī)的A/D采樣的帶通信號經(jīng)過帶通濾波 后輸出給捕獲電路，捕獲電路通過相關(guān)值運(yùn)算確定出帶通信號中擴(kuò)頻碼相位和本地副本相 位的同步時刻，輸出同步信號給解擴(kuò)電路，解擴(kuò)電路根據(jù)捕獲電路的同步信號完成對接收 信號的解擴(kuò)。
【權(quán)利要求】
1. 一種流水結(jié)構(gòu)的磁擴(kuò)頻通信帶通信號捕獲電路，其特征在于捕獲電路系統(tǒng)包括數(shù)據(jù) 采樣存儲控制邏輯、采樣數(shù)據(jù)緩沖區(qū)、數(shù)據(jù)讀取控制邏輯、本地副本生成邏輯、乘法器陣列、 加法器陣列、累加器、比較輸出邏輯，采用流水運(yùn)算結(jié)構(gòu)，系統(tǒng)具有采樣時鐘和運(yùn)算時鐘兩 個工作時鐘，運(yùn)算時鐘是采樣時鐘的數(shù)倍頻，通過對流水運(yùn)算電路的復(fù)用，實(shí)現(xiàn)在單個采樣 時鐘周期內(nèi)完成采樣緩沖區(qū)內(nèi)所有數(shù)據(jù)跟本地副本的相關(guān)運(yùn)算并做出判決； 所述的采樣數(shù)據(jù)緩沖區(qū)是一個同步雙口 RAM陣列，可實(shí)現(xiàn)多個RAM單元數(shù)據(jù)同時讀取， 寫時鐘和讀時鐘相互獨(dú)立，寫時鐘為采樣時鐘，讀時鐘為運(yùn)算時鐘；所述的數(shù)據(jù)采樣存儲控 制邏輯負(fù)責(zé)將采樣數(shù)據(jù)按照采樣時鐘的節(jié)奏循環(huán)寫入采樣數(shù)據(jù)緩沖區(qū)，數(shù)據(jù)采樣存儲控制 邏輯的存儲指針總是指向當(dāng)前采樣數(shù)據(jù)緩沖區(qū)數(shù)據(jù)最老的單元，存儲完最新數(shù)據(jù)后存儲指 針自動更新；所述的數(shù)據(jù)讀取控制邏輯和本地副本生成邏輯為流水運(yùn)算電路的第一級流 水，數(shù)據(jù)讀取控制邏輯負(fù)責(zé)將采樣數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)依次讀取給下級流水，單個運(yùn)算時 鐘周期可同時讀出多個緩沖區(qū)單元的數(shù)據(jù)，本地副本生成邏輯負(fù)責(zé)為讀出的每個緩沖區(qū)單 元數(shù)據(jù)匹配相應(yīng)的本地副本數(shù)據(jù)；所述的乘法器陣列為流水運(yùn)算電路的第二級流水，是由 多個乘法器組成的并行乘法運(yùn)算模塊，負(fù)責(zé)在單個運(yùn)算周期內(nèi)完成多對數(shù)據(jù)的乘法運(yùn)算； 所述的加法器陣列是由多個加法器組成的并行加法運(yùn)算模塊，負(fù)責(zé)在多個運(yùn)算周期內(nèi)完成 多對數(shù)據(jù)的加法運(yùn)算，占用了流水運(yùn)算電路的多級流水線，其占用流水線的級數(shù)由加法器 陣列的加數(shù)數(shù)量決定；所述的累加器負(fù)責(zé)將加法器陣列的結(jié)果按照運(yùn)算周期的節(jié)奏進(jìn)行累 力口；所述的比較輸出邏輯負(fù)責(zé)將每個采樣時鐘周期內(nèi)的累加器運(yùn)算結(jié)果跟捕獲閾值進(jìn)行比 較并輸出判決結(jié)果。
【文檔編號】H04B1/7075GK104270168SQ201410526082
【公開日】2015年1月7日 申請日期:2014年10月8日 優(yōu)先權(quán)日:2014年10月8日
【發(fā)明者】張超, 張曉彤, 楊美云, 姜勇 申請人:張超