本發(fā)明總體上涉及電氣或電子系統(tǒng)，更具體地，涉及包括總線的系統(tǒng)以及經(jīng)由總線系統(tǒng)傳輸數(shù)據(jù)的方法。

背景技術：
在電氣或電子系統(tǒng)中，各種單獨系統(tǒng)模塊（例如各種電子/電氣組件、各種電子/電氣部件（例如，諸如集成電路的各種半導體部件）等）、合為一體并設置在相同部件或集成電路中的各種子部件等經(jīng)由諸如總線系統(tǒng)的傳輸介質進行通信?？偩€系統(tǒng)可以包括一條或多條傳輸線。總線系統(tǒng)可以被幾個（具體地）兩個以上模塊/部件/元件共同地使用。許多常規(guī)總線系統(tǒng)包括若干個分系統(tǒng)，例如由一條或多條數(shù)據(jù)線構成的數(shù)據(jù)總線；和/或由一條或多條地址線構成的地址總線；和/或由一條或多條控制線構成的控制總線等。與此相比，其他總線系統(tǒng)具有簡單得多的構造。例如，所謂的IBCB總線（IBCB=區(qū)塊間通信總線）通常僅包括兩條傳輸線來連接兩個不同的模塊/部件/元件。相對簡單的總線系統(tǒng)的其他示例是一般僅包括兩條或三條線（例如，CAN_HIGH、CAN_LOW和可選的CAN_GND（接地））的CAN總線（CAN=控制器區(qū)域網(wǎng)）總線、一般僅包括一條單獨傳輸線的LIN（LIN=局域互連網(wǎng)絡）總線等。在常規(guī)系統(tǒng)中，在許多情況下，各種模塊/部件/元件經(jīng)由各種總線連接成鏈狀結構。例如，第一部件經(jīng)第一總線連接到第二部件，第二部件經(jīng)第二總線連接到第三部件，第三部件經(jīng)第三總線連接到第四部件，等等。因此，例如邏輯“1”（或對應地，邏輯“0”）可以首先從第一部件經(jīng)第一總線傳輸?shù)降诙考?，然后從第二部件?jīng)第二總線傳輸?shù)降谌考缓髲牡谌考?jīng)第三總線傳輸?shù)降谒牟考?，等等。然而在各個部件中存在由這樣的鏈狀結構中的相應部件導致的延遲，而部件的延遲可以根據(jù)是傳輸例如邏輯“1”還邏輯“0”，和/或是具有例如正電平還是負電平位移等而不同。這樣的延遲差例如可以根據(jù)溫度、電源電壓、各個部件之間的固有差別等而不同，并因此是不可預測的。如果在鏈狀結構中連接的部件數(shù)目相對高，那么這樣的延遲差可以總計為最大總可能延遲差接近個別符號的長度（例如，被傳輸?shù)倪壿嫛?”的長度和/或被傳輸?shù)倪壿嫛?”的長度）。這限制符號的最小可能長度，并因此限制最大可能數(shù)據(jù)速率。為這些和其他原因，需要一種包括總線的改進系統(tǒng)以及經(jīng)由總線系統(tǒng)傳輸數(shù)據(jù)的改進方法。

技術實現(xiàn)要素：
根據(jù)本發(fā)明的一個實施方式，提供一種經(jīng)由總線系統(tǒng)傳輸數(shù)據(jù)的方法，所述方法包括：故意延遲數(shù)據(jù)的傳輸。其中，由故意延遲數(shù)據(jù)的傳輸產(chǎn)生的故意延遲被選擇為主導隨機延遲差。其中，該方法進一步包括：故意延遲邏輯“1”的傳輸，但不故意延遲邏輯“0”的傳輸。其中，故意延遲邏輯“1”的傳輸包括故意延遲所傳輸?shù)倪壿嫛?”的上升沿，但不故意延遲所傳輸?shù)倪壿嫛?”的下降沿。其中，故意延遲邏輯“1”的傳輸包括故意延遲所傳輸?shù)倪壿嫛?”的下降沿，但不故意延遲所傳輸?shù)倪壿嫛?”的上升沿。其中，該方法包括：故意延遲邏輯“0”的傳輸，但不故意延遲邏輯“1”的傳輸。其中，故意延遲邏輯“0”的傳輸包括故意延遲所傳輸?shù)倪壿嫛?”的下降沿，但不故意延遲所傳輸?shù)倪壿嫛?”的上升沿。其中，故意延遲邏輯“0”的傳輸包括故意延遲所傳輸?shù)倪壿嫛?”的上升沿，但不故意延遲所傳輸?shù)倪壿嫛?”的下降沿。其中，所述總線系統(tǒng)將多個模塊/部件/元件連接成鏈狀結構，所述方法包括：將所述數(shù)據(jù)從一個模塊/部件/元件通過模塊/部件/元件的所述鏈傳輸?shù)狡渌K/部件/元件。根據(jù)本發(fā)明的另一個實施方式，提供一種包括總線的系統(tǒng)，所述系統(tǒng)進一步包括用于故意延遲數(shù)據(jù)的傳輸?shù)难b置。其中，由所述裝置產(chǎn)生的所述故意延遲被選擇為主導隨機延遲差。其中，該系統(tǒng)包括由所述總線系統(tǒng)連接成鏈狀結構的多個模塊/部件/元件。其中，所述模塊/部件/元件中的每個都包括集成電路。其中，所述總線包括區(qū)塊間通信總線。其中，所述裝置用于故意延遲邏輯“1”和/或邏輯“0”的傳輸。其中，所述裝置用于故意延遲所述邏輯“1”和/或所述邏輯“0”的上升沿和/或下降沿。根據(jù)本發(fā)明的又一實施方式，提供一種裝置，所述裝置被配置為故意延遲數(shù)據(jù)的傳輸，以使得故意延遲主導在所述數(shù)據(jù)的傳輸期間發(fā)生的隨機延遲差。根據(jù)本發(fā)明的再一實施方式，提供一種交通工具，包括：連接成鏈狀結構的多個模塊/部件/元件；以及被配置為將通過由模塊/部件/元件組成的鏈進行的數(shù)據(jù)傳輸故意延遲。其中，該交通工具包括：包括多個電池單元/電池單元塊的電池，所述多個模塊/部件/元件被配置為監(jiān)控所述多個電池單元/電池單元塊。根據(jù)本發(fā)明的另一實施方式，提供一種包括總線的系統(tǒng)，所述系統(tǒng)包括用于故意延遲邏輯“1”和/或邏輯“0”的傳輸?shù)难b置。附圖說明附圖被包括用于提供對本發(fā)明的進一步理解，并且結合于本說明書并構成本說明書的一部分。附圖示出了本發(fā)明的實施方式，并與描述一起用來解釋本發(fā)明的原理。由于通過參考以下的詳細描述，本發(fā)明的其他實施方式和本發(fā)明的預期優(yōu)點中的許多變得能夠被更好地理解，因此容易想到本發(fā)明的其他實施方式以及其他許多優(yōu)點。圖1示出包括總線的示例電子/電氣系統(tǒng)的示意結構，在該結構中可以采用根據(jù)本發(fā)明實施方式的傳輸數(shù)據(jù)的方法；圖2示意示出在具有連接成鏈狀結構的各種集成電路的常規(guī)系統(tǒng)中會出現(xiàn)的符號長度差；圖3示意示出根據(jù)本發(fā)明實施方式的在具有形成為鏈狀結構的各種集成電路的系統(tǒng)中會出現(xiàn)的符號長度；圖4示意示出根據(jù)本發(fā)明實施方式的邏輯“1”特別是其上升沿的故意延遲；圖5A示意示出根據(jù)本發(fā)明實施方式的傳輸一連串數(shù)據(jù)的示例，其中故意延遲“邏輯1”特別是其上升沿的傳輸；圖5B示意示出根據(jù)本發(fā)明實施方式的傳輸一連串數(shù)據(jù)的另一示例，其中故意延遲“邏輯1”的傳輸。具體實施方式在以下詳細描述中，參考構成其一部分的附圖，并且在附圖中，以可以實踐本發(fā)明的示意性特定實施例的方式示出。將理解到，在不背離本發(fā)明的范圍的前提下，可以利用其他實施方式以及做出結構或其他的改變。因此，以下詳細描述并不認為是限制意義的，并且本發(fā)明的保護范圍由所附權利要求限定。圖1示出包括總線的示例電子/電氣系統(tǒng)的示意結構，在該結構中，可以采用根據(jù)本發(fā)明實施方式的傳輸數(shù)據(jù)的方法。如在圖1中示出，系統(tǒng)1包括多個模塊/部件/元件1a、1b、1c、1d，其經(jīng)由多條總線2a、2b、2c、2d連接成鏈狀結構。部件1a、1b、1c、1d可以例如是或包括半導體部件（例如集成電路1a、1b、1c、1d、相應的ASIC（ASIC=特定用途集成電路）、微處理器、微控制器等）；或任何其他類型的集成電路或包括集成電路的部件。具體地，該部件可以是或包括單獨的BALIASIC（BALI=用于鋰離子電池的電池管理）1a、1b、1c、1d等?？商鎿Q地，系統(tǒng)1可以是例如單個集成電路芯片，其包括合為一體并設置在相同的單個集成電路芯片1中的各個子部件1a、1b、1c、1d，單個集成電路芯片1的各個子部件/元件1a、1b、1c、1d經(jīng)由多個芯片內部總線2a、2b、2c、2d連接成鏈狀結構。優(yōu)選地，系統(tǒng)1包括經(jīng)由上述的總線2a、2b、2c、2d連接成上述的鏈狀結構的相對高數(shù)目的模塊/部件/元件1a、1b、1c、1d，例如多于兩個，特別是多于五個或十個或二十個模塊/部件/元件1a、1b、1c、1d，例如多于五個或十個或二十個單獨的集成電路（或單個集成電路的子部件）?？偩€2a、2b、2c、2d中的每條例如可以包括兩條單獨的傳輸線12a、12b（如在圖1中示出），數(shù)據(jù)可以經(jīng)由傳輸線12a、12b例如以差分形式傳輸?？商鎿Q地，每條總線可以例如僅包括一條單獨傳輸線，或多于兩條（例如三條）或多于三條的傳輸線。例如，總線2a、2b、2c、2d可以是單獨的IBCB總線（IBCB=區(qū)塊間通信總線）、或任何種類的總線（例如，單獨的CAN總線（CAN=控制器區(qū)域網(wǎng)）、LIN總線（LIN=局域互連網(wǎng)絡）或類似總線等）。上述的系統(tǒng)1例如可以在交通工具（例如汽車、飛機、直升機、摩托車等）中使用，特別是在包括電動機（和/或內燃機）的汽車中使用。例如，系統(tǒng)1可以用來控制電池，例如設置在電動交通工具中的電池，或設置在例如上述提到的交通工具中的任一個中的任何其他電池。在電池中，若干電池單元（例如單獨的鋰離子電池單元或任何其他種類的電池單元）可以串聯(lián)連接。電池單元的串聯(lián)連接可以獲得總電壓高于十伏、優(yōu)選高于一百伏、兩百伏或五百伏的電池。系統(tǒng)1的上述模塊/部件/元件1a、1b、1c、1d中的每個，例如上述集成電路/ASIC1a、1b、1c、1d中的每個都可以用來監(jiān)控和/或控制上述電池單元中的不同模塊/部件/元件；和/或電池單元/電池模塊的不同區(qū)塊，電池單元/電池模塊的每個區(qū)塊都包括電池單元的若干個不同的模塊/部件/元件。例如，上述集成電路1a、1b、1c、1d中的第一集成電路/ASIC1a可以用來監(jiān)控和/或控制第一電池單元和/或第一電池模塊，上述集成電路1a、1b、1c、1d中的第二集成電路/ASIC1b可以用來監(jiān)控和/或控制第二電池單元和/或第二電池模塊，上述集成電路1a、1b、1c、1d中的第三集成電路/ASIC1c可以用來監(jiān)控和/或控制第三電池單元和/或第三電池模塊，上述集成電路1a、1b、1c、1d中的第四集成電路/ASIC1d可以用來監(jiān)控和/或控制第四電池單元和/或第四電池模塊，等等。由此，例如各個集成電路1a、1b、1c、1d可以檢測到裝載于與相應的集成電路1a、1b、1c、1d相關聯(lián)的各個電池單元/電池單元區(qū)塊中的電荷。與此可替換地或另外地，借助于各個集成電路1a、1b、1c、1d，可以控制對裝載于各個電池單元/電池單元區(qū)塊中的電荷的適當反應。例如，通過使用各個集成電路1a、1b、1c、1d，單個關聯(lián)電池單元和/或電池單元的關聯(lián)區(qū)塊可以放電（被動平衡）。進一步地，通過使用各個集成電路1a、1b、1c、1d，電荷可以在單個電池單元和/或電池單元的不同區(qū)塊之間傳輸（主動平衡）。上述的總線2a、2b、2c、2d例如可以用來將與所檢測到的裝載在與集成電路1a、1b、1c、1d中的相應一個關聯(lián)的相應電池單元/電池單元區(qū)塊中的電荷有關的數(shù)據(jù)；或任何其他類型的數(shù)據(jù)從各個集成電路1a、1b、1c、1d傳輸?shù)街醒胛⑻幚砥骰蛭⒖刂破鳎ㄎ词境觯ɡ缦鄳碾姵毓芾肀O(jiān)督控制器），和/或傳輸?shù)缴鲜黾呻娐?a、1b、1c、1d中的其他集成電路，和/或反之亦然（例如，從中央微處理器或微控制器/電池管理監(jiān)督控制器傳輸?shù)缴鲜黾呻娐?a、1b、1c、1d）。上述的中央微處理器或微控制器/電池管理監(jiān)督控制器例如可以與第一（或最后）集成電路連接在上述集成電路1a、1b、1c、1d的鏈狀結構中（例如經(jīng)SPI（SPI=串行外圍接口））。上述中央微處理器或微控制器/電池管理監(jiān)督控制器進而可以例如經(jīng)相應的CAN總線（CAN=控制器區(qū)域網(wǎng)）或任何其他類型的數(shù)據(jù)連接而連接到交通工具的主控制裝置。系統(tǒng)1的上述模塊/部件/元件1a、1b、1c、1d中的每個（例如上述集成電路/ASIC1a、1b、1c、1d中的每個）都可以包括第一接口（例如低側接口（LS接口））11a、第二接口（例如高側接口（HS接口11b）），并可選地包括連接于LS接口11a和HS接口11b之間的電平位移器。每個電平位移器都可以與各個集成電路/ASIC1a、1b、1c、1d的相應附加邏輯電路連接。因此，例如邏輯“1”（或對應的，邏輯“0”）可以例如從集成電路/ASIC1a（具體地，其相應的高側接口（HS接口）11b）經(jīng)總線2a傳輸?shù)郊呻娐?ASIC1b（具體地，其相應的低側接口（LS接口））。通過集成電路/ASIC1b的電平位移器，已接收的邏輯“1”（或已接收的邏輯“0”）從ASIC1a的電壓域位移到ASIC1b的電壓域。然后，經(jīng)電壓位移的已接收邏輯“1”（或邏輯“0”）可以例如從集成電路/ASIC1b（具體地，其相應的高側接口（HS接口））經(jīng)總線2b傳輸?shù)郊呻娐?ASIC1c（具體地，其相應的低側接口（LS接口））。此后，通過集成電路/ASIC1c的電平位移器，已接收的邏輯“1”（或已接收的邏輯“0”）從ASIC1b的電壓域位移到ASIC1c的電壓域。然后，經(jīng)電壓位移的已接收邏輯“1”（或邏輯“0”）可以例如從集成電路/ASIC1c（具體地，其相應的高側接口（HS接口））經(jīng)總線2c傳輸?shù)郊呻娐?ASIC1d（具體地，其相應的低側接口（LS接口））。通過集成電路/ASIC1d的電平位移器，已接收的邏輯“1”（或已接收的邏輯“0”）從ASIC1c的電壓域位移到ASIC1d的電壓域，并然后從集成電路/ASIC1d（具體地，其相應的高側接口（HS接口））經(jīng)總線2d傳輸?shù)芥溨械南乱粋€ASIC，等等。各個集成電路/ASIC1a、1b、1c、1d（具體地，上述的電平位移器中的每個）可以使數(shù)據(jù)信號（例如上述的邏輯“1”或邏輯“0”）的電平移動例如相對高的電壓量，例如在1V和200V之間，具體地在5V和100V之間或在10V和80V之間，例如高達60V。因此，總線2a、2b、2c、2d可以視作共同形成總線系統(tǒng)，其中，分離的總線2a、2b、2c、2d相互電流去耦。另外，在一些實施方式中，由上述的總線2a、2b、2c、2d中相應的一個提供的、在上述集成電路/ASIC中的兩個不同集成電路/ASIC的相應HS和LS接口之間的電流連接（例如，由總線2a提供的在集成電路/ASIC1a的HS接口11b和集成電路/ASIC1b的LS接口之間的電流連接，等等）可以由電容器的相應串聯(lián)連接截斷。在傳輸上述信號時，由上述鏈中的上述集成電路/ASIC1a、1b、1c、1d引起的延遲可以根據(jù)是傳輸例如邏輯“1”還邏輯“0”，和/或是具有例如正電平位移還是負電平位移等而不同。這樣的延遲差例如可以根據(jù)溫度、電源電壓、各個部件之間的固有差異而不同，即是隨機的延遲差。例如，由上述鏈中的各個集成電路/ASIC1a、1b、1c、1d導致的延遲可以在+/-25ns的范圍內，即最大隨機延遲差可以例如是約50ns。在常規(guī)系統(tǒng)中，如在圖2中示出，在通過上述鏈傳輸數(shù)據(jù)時，這樣的延遲差可以總計為最大總可能延遲差接近個別符號的長度（例如，被傳輸邏輯“1”的長度和/或被傳輸邏輯“0”的長度）。例如，在常規(guī)系統(tǒng)中，如在圖2中示出，第一集成電路在其LS接口接收的邏輯“1”（或對應的邏輯“0”）可以例如包括符號長度T。然后，已接收的邏輯“1”可以從第一集成電路的HS接口傳輸?shù)降诙呻娐返腖S接口。然而，由于例如上述的延遲差，如在圖2中示出，由第一集成電路傳輸?shù)倪壿嫛?”可以包括不同于原符號長度T的符號長度T'。此后，在第二集成電路的LS接口接收的邏輯“1”可以例如從第二集成電路的HS接口傳輸?shù)降谌呻娐返腖S接口。然而，由于例如上述的延遲差，如在圖2中示出，由第二集成電路傳輸?shù)倪壿嫛?”可以包括不同于上述符號長度T'，并甚至更不同于原符號長度T的符號長度T''。此后，在第三集成電路的LS接口接收的邏輯“1”可以例如從第三集成電路的HS接口傳輸?shù)降谒募呻娐返腖S接口。然而，由于例如上述延遲差，如在圖2中示出，由第三集成電路傳輸?shù)倪壿嫛?”可以包括不同于上述的符號長度T''、更不同于上述符號長度T'，并甚至更不同于原符號長度T的符號長度T'''，等等。為了克服常規(guī)系統(tǒng)的該缺陷和其他缺陷，根據(jù)本發(fā)明的實施方式，并如在例如圖4、圖5A和圖5B中所示，并如在下面進一步詳細描述，由圖1中示出的系統(tǒng)1的模塊/部件/元件1a、1b、1c、1d的上述鏈中的數(shù)據(jù)的初始發(fā)送者采用特定的故意延遲d。具體地，上述鏈中的數(shù)據(jù)初始發(fā)送者（例如，上述集成電路1a、1b、1c、1d、上述中央微處理器或微控制器等中的一個）故意延遲邏輯“1”的（初始）傳輸（延遲d）。然而，進而地并如在圖4、圖5A和圖5B中示出，邏輯“0”的（初始）傳輸不延遲。延遲d例如可以由在相應的（初始發(fā)送）模塊/部件/元件/集成電路1a、1b、1c、1d中的相應延遲元件11促成，或以任何其他合適方式促成。如在圖4、圖5A和圖5B中示出，數(shù)據(jù)的初始發(fā)送者（例如，上述集成電路1a、1b、1c、1d中的一個）例如可以僅故意延遲相應的（初始傳輸?shù)模┻壿嫛?”的上升沿，而可以不延遲相應的（初始傳輸?shù)模┻壿嫛?”的下降沿。因此，在初始傳輸邏輯“1”時，相應的集成電路1a、1b、1c、1d例如改變相應總線2a、2b、2c、2d的各條傳輸線/多條傳輸線12a、12b的電平不在時間點t0，而代替地僅在時間點t0延遲上述的預定延遲d之后，即在時間點t1（見于圖5A、5B）。在邏輯“1”之后傳輸邏輯“0”時，在沒有延遲的情況下在時間點t2改回相應總線2a、2b、2c、2d的傳輸線/多條傳輸線12a、12b的電平，即如在圖5A中示出。因此，由于延遲上升沿，因此上述邏輯“1”的符號長度短于標準符號長度T0，即僅是T1（見于圖4、圖5A、圖5B）。根據(jù)其他不同實施方式（未示出），模塊/部件/元件/集成電路1a、1b、1c、1d等的上述鏈中的數(shù)據(jù)初始發(fā)送者可以采用相反原理，即例如可以故意延遲邏輯“0”的傳輸（延遲d），但進而可以不延遲邏輯“1”的傳輸。由此，例如數(shù)據(jù)初始發(fā)送者（例如，上述集成電路1a、1b、1c、1d中的一個）例如可以僅故意延遲相應邏輯“0”的下降沿，而可以不延遲相應邏輯“1”的上升沿。因此，由于延遲下降沿，因此這樣的邏輯“0”的符號長度短于標準符號長度T0，例如僅是T1。回到在圖4、圖5A、圖5B中示出的示例，在延遲邏輯“1”的所述（初始）傳輸，但不延遲邏輯“0”的（初始）傳輸?shù)那闆r下：如果在傳輸邏輯“1”之后傳輸邏輯“0”，并然后傳輸另一（第二）邏輯“0”，如在圖5A中示出，則這些邏輯“0”中的第一個的符號長度相當于標準符號長度T0（由于在上述邏輯“1”之后傳輸?shù)倪@些邏輯“0”中的第一個從上述時間點t2持續(xù)到時間點t3）。如果在這些邏輯“0”中的第二個之后再次傳輸邏輯“1”，如在圖5A中示出，那么相應的集成電路1a、1b、1c、1d例如改變相應總線2a、2b、2c、2d的相應傳輸線/多條傳輸線12a、12b的電平不在時間點t4，而是代替地僅在時間點t4延遲上述的預定延遲d之后，的時間點t5（見于圖5A）。因此，如在圖5A中可見，可見上述邏輯“0”中的第二個的符號長度也不相當于標準符號長度T0，但可見該符號長度比標準符號長度T0更長，即T0+d（由于在圖5A中示出的上述邏輯“0”中的第二個從上述時間點t3持續(xù)到上述時間點t5）。如在圖5B中示出，如果在上述提到的，例如從上述時間點t1持續(xù)到上述時間點t2（即，具有短于標準符號長度T0的符號長度T1）的（第一）邏輯“1”之后，傳輸另一個（第二）邏輯“1”，并然后傳輸其他的（第三）邏輯“1”，那么這些邏輯“1”中的第二個的符號長度如在圖5B中示出不同于第一邏輯“1”的符號長度，再次相當于標準符號長度T0（由于在上述第一邏輯“1”之后傳輸?shù)倪@些邏輯“1”中的第二個從上述時間點t2持續(xù)到上述時間點t3）。如果在這些邏輯“1”中的第二和第三個之后傳輸邏輯“0”時，如在圖5B中示出，相應的集成電路1a、1b、1c、1d在沒有延遲的情況下，即在時間點t4例如改變相應總線2a、2b、2c、2d的相應傳輸線/多條傳輸線12a、12b的電平（見于圖5B）。因此，如在圖5B中可見，上述邏輯“1”中的第三個的符號長度，正如還可見上述邏輯“1”中的第二個的符號長度相當于標準符號長度T0（由于上述邏輯“1”中的第三個例如從上述時間點t3持續(xù)到上述時間點t4）。即，根據(jù)在圖4、圖5A、圖5B中示出的實施方式，在一連串連續(xù)傳輸?shù)倪壿嫛?”中，僅這些邏輯“1”中的第一個被故意延遲上述的延遲d（具體地，其上升沿，以使該第一邏輯“1”具有短于標準符號長度T0的符號長度T1）。緊接著第一邏輯“1”傳輸?shù)倪壿嫛?”不被延遲，即具有標準符號長度T0。只有在緊接著邏輯“0”之后傳輸邏輯“1”時，以上述的故意延遲d延遲這樣的邏輯“1”（具體地，其上升沿）（見于圖4、圖5A、圖5B）。根據(jù)實施方式，上述的故意延遲d可以被選擇為例如（或例如稍小于、甚至大于）在上述最大隨機延遲差的范圍內，例如在通過上述的鏈路傳輸信號時可以由上述的模塊/部件/元件/集成電路1a、1b、1c、1d導致的不同可能延遲之間的最大差。例如，如在上述提到，由上述鏈中的各個集成電路/ASIC1a、1b、1c、1d導致的延遲可以在/-25ns的范圍內，即最大隨機延遲差可以例如是50ns左右。根據(jù)實施方式，上述的故意系統(tǒng)延遲d可以被選擇為在最大延遲差的一半與雙倍（以至三倍）之間，例如在25ns和100ns（或150ns）之間，優(yōu)選例如在40ns和60ns之間，例如約50ns。因此，保證故意延遲主導（predominate基本上等于）隨機延遲。上述的符號長度（例如標準符號長度T0）可以例如取決于相應的數(shù)據(jù)速率。例如，如果數(shù)據(jù)速率是1Mbit/s，那么標準符號長度T0例如可以是1微秒。例如，標準符號長度T0可以在0.01和100微秒之間，例如，在0.1和10微秒之間等。如在上述提到，根據(jù)本發(fā)明的實施方式，上述模塊/部件/元件/集成電路1a、1b、1c、1d的鏈中的數(shù)據(jù)初始發(fā)送者（例如，上述集成電路/ASIC1a、1b、1c、1d、上述中央微處理器或微控制器中的一個等）可以將邏輯“1”的初始傳輸故意延遲上述的延遲d，具體地，可以故意延遲其上升沿（或相反地，如在上述提到，可以故意延遲邏輯“0”的（初始）傳輸（例如其下降沿））上述的延遲d，并可以不延遲其他邏輯“0”或“1”的傳輸，如在上述關于圖4、5A和5B描述。如在圖1中示出，上述延遲的或不延遲的邏輯“1”和“0”（例如在圖5A和5B中示出）例如可以從相應的初始發(fā)送模塊/部件/元件/集成電路1a、1b、1c、1d（例如集成電路1a（具體地，其相應的高側接口（HS接口）11b））經(jīng)相應的總線（例如總線2a）傳輸?shù)芥溨械南聜€模塊/部件/元件/集成電路（例如集成電路1b（具體地，其相應的低側接口（LS接口）））。根據(jù)本發(fā)明的實施方式，由集成電路1b接收的各個（延遲或不延遲的）邏輯“1”和“0”不是僅僅地電平位移，并然后從接收集成電路1b（具體地，其相應的高側接口（HS接口））經(jīng)總線2b傳輸?shù)芥溨械南聜€集成電路1c。相反，可以在接收模塊/部件/元件/集成電路1b中應用例如，ISO-OSI層1校正機制或其他合適校正機制。例如，如果在接收模塊/部件/元件/集成電路1b（例如其相應的低側接口（LS接口））中確保檢測到邏輯“1”被接收，并如果該邏輯“1”在邏輯“0”之后接收，那么已知該邏輯“1”是延遲邏輯“1”，其包括短于標準符號長度T0的已知符號長度T1（見于圖5A和圖5B）。在此情況下，緊接著在確保檢測到相應的邏輯“1”被接收之后，經(jīng)電壓位移的邏輯“1”從接收模塊/部件/元件/集成電路1b（具體地，其相應的高側接口（HS接口））經(jīng)相應的總線（例如總線2b）傳輸?shù)芥溨械南聜€模塊/部件/元件/集成電路（例如集成電路1c（具體地，其相應的低側接口（LS接口））），經(jīng)電壓位移的邏輯“1”被強制包括上述已知的符號長度T1，而不管在集成電路1b的低側接口（LS接口）接收的邏輯“1”實際上多長。然而，如果在接收模塊/部件/元件/集成電路1b（例如其相應的低側接口（LS接口））中檢測到邏輯“1”被接收到，并如果該邏輯“1”在（直接在前的）另一邏輯“1”之后立即接收，那么已知該（第二）邏輯“1”是非延遲邏輯“1”，其包括已知標準符號長度T0（見于圖5B）。在此情況下，緊接在確保檢測到相應的（非延遲的（第二））邏輯“1”被接收之后，經(jīng)電壓位移的（第二）邏輯“1”從接收模塊/部件/元件/集成電路1b（具體地，其相應的高側接口（HS接口））經(jīng)例如總線2b傳輸?shù)芥溨械南聜€模塊/部件/元件/集成電路（例如集成電路1c（具體地，其相應的低側接口（LS接口））），經(jīng)電壓位移的邏輯“1”被強制包括上述已知的符號長度T0，而不管在集成電路1b的低側接口（LS接口）接收的邏輯“1”實際上多長。為了實現(xiàn)以各個已知的符號長度（T0或T1，取決于已知是否已接收到延遲的或非延遲的邏輯“1”）傳輸已檢測的邏輯“1”，可以在接收模塊/部件/元件/集成電路1b中使用振蕩器4或任何其他合適手段（例如相應的內部或外部時鐘信號等）。如果在接收模塊/部件/元件/集成電路1b例如其相應的低側接口（LS接口）中確保檢測到邏輯“0”被接收，那么假設該邏輯“0”包括已知標準符號長度T0（或如果這樣的邏輯“0”之后為邏輯“1”，那么包括上述的符號長度T0+d（見于圖5A））。因此，緊接著確保檢測到相應邏輯“0”的接收之后，經(jīng)電壓位移的邏輯“0”從接收模塊/部件/元件/集成電路1b（具體地，其相應的高側接口（HS接口））經(jīng)例如總線2b傳輸?shù)芥溨械南乱粋€模塊/部件/元件/集成電路（例如集成電路1c（具體地，其相應的低側接口（LS接口））），經(jīng)電壓位移的邏輯“0”被強制包括上述已知的符號長度T0（或T0+d，見于上述解釋），而不管在集成電路1b的低側接口（LS接口）接收的邏輯“0”實際上多長。通過相應的邏輯“1”或邏輯“0”的電壓位移，接收的信號“1”或“0”從先前發(fā)送模塊/部件/元件/集成電路1a的電壓域位移到鏈中下一個（即相應的接收模塊/部件/元件/集成電路1b）的電壓域。這可以由上述的電平位移器或任何其他合適的裝置來實現(xiàn)。如上述解釋，根據(jù)本發(fā)明的實施方式，用于邏輯“1”（或可替換地，邏輯“0”）的傳輸?shù)墓室庋舆td占有由鏈中各個模塊/部件/元件/集成電路導致的隨機延遲的絕大部分。因此，可以由上述和/或其他校正機制實現(xiàn)延遲差的精確或幾乎精確的校正。因此，與常規(guī)系統(tǒng)以及與圖2中示出且相對于圖2解釋的不同，在通過集成電路的上述鏈將邏輯“1”或邏輯“0”從集成電路傳輸?shù)郊呻娐窌r，延遲差相加可被避免。因此，與在圖2中示出不同，并如在圖3中示出，根據(jù)本發(fā)明的實施方式，例如由集成電路1a接收的邏輯“1”的（例如）符號長度T1基本上相當于作為響應由集成電路1a傳輸?shù)倪壿嫛?”的符號長度T1（或例如T0），該符號長度基本上相當于作為響應由集成電路1b傳輸?shù)倪壿嫛?”的符號長度T1（或例如T0），該符號長度基本上相當于作為響應由集成電路1c傳輸?shù)倪壿嫛?”的符號長度T1（或例如T0），該符號長度基本相當于作為響應由集成電路1d傳輸?shù)倪壿嫛?”的符號長度T1（或例如T0），等等。因此，當通過集成電路的1a、1b、1c、1d上述鏈將數(shù)據(jù)從電路傳輸?shù)诫娐窌r，符號長度基本保持恒定。盡管在此已示出并描述了具體實施方式，但本領域普通技術人員應理解到，在不背離本發(fā)明的范圍的前提下，各種可替換和/或等效實施可以替代示出并描述的具體實施方式。本申請旨在涵蓋本文中所討論的具體實施方式的任何修改或變形。因此，旨在僅由權利要求及其等同物限定本發(fā)明。