專利名稱：高速數(shù)傳接收機(jī)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種為各類星載、機(jī)載有效載荷所產(chǎn)生的數(shù)據(jù)提供傳輸通路，完成高速數(shù)據(jù)的解調(diào)和譯碼、實(shí)現(xiàn)高速信息獲取的地面接收設(shè)備。
背景技術(shù)：
早在20世紀(jì)80年代，一些國家就開展了各種偵察衛(wèi)星、軍事衛(wèi)星、資源探測衛(wèi)星、高分辨率對地觀測衛(wèi)星，IOOMbps的高速數(shù)傳系統(tǒng)研制，到目前為止，美國NASA已有包括6顆在軌衛(wèi)星和由第一代與第二代白沙地面站組成的白沙綜合站，并已提出了在21世紀(jì)初投入使用的第二代跟蹤與數(shù)據(jù)中繼衛(wèi)星系統(tǒng)(TDRSH，I，J)的計(jì)劃。近年來隨著高速數(shù)傳技術(shù)應(yīng)用領(lǐng)域的擴(kuò)展，大氣內(nèi)的飛行器也加入了資料精確獲取的任務(wù)。我國有效載荷技術(shù)正處于大發(fā)展時(shí)期，有效載荷應(yīng)用日益廣泛和深入，與之相對應(yīng)，各類有效載荷對數(shù)據(jù)傳輸速率及傳輸質(zhì)量的要求也越來越高，衛(wèi)星應(yīng)用的重要分支——通信廣播衛(wèi)星、移動(dòng)通信衛(wèi)星、數(shù)字音頻廣播衛(wèi)星和遙感衛(wèi)星等在我國近年來發(fā)展速度極快，市場需求也在不斷地提高；超光譜圖像、SAR圖像、多儀器平臺數(shù)據(jù)，是未來需要高速傳輸鏈路的主要對象。地面接收設(shè)備是衛(wèi)星高速數(shù)傳系統(tǒng)的重要組成部分，是完成高速數(shù)據(jù)傳輸?shù)谋匦璀h(huán)節(jié)。目前，數(shù)字接收機(jī)已經(jīng)從對基帶信號進(jìn)行A/D轉(zhuǎn)換發(fā)展到了對中頻IF信號甚至射頻RF信號進(jìn)行A/D轉(zhuǎn)換。后續(xù)的信號解調(diào)也更加傾向于在可編程控制的通用硬件平臺上，采用數(shù)字信號處理技術(shù)，通過軟件加以實(shí)現(xiàn)。目前，國內(nèi)主流地面解調(diào)設(shè)備處理的數(shù)據(jù)率都在300Mb/s以下，已不能滿足日益增長的數(shù)據(jù)傳輸速率的要求，迫切需要一種高速通用地面解調(diào)設(shè)備，滿足各種不同的應(yīng)用需求?，F(xiàn)在國內(nèi)市場上可購買的高速數(shù)傳接收設(shè)備大多都是單一接口，要么是I/Q兩路模擬正交輸入接口，要么是一路中頻信號輸入接口。另外，設(shè)備不支持采樣率的在線更新和程序動(dòng)態(tài)加載技術(shù)，通用性不強(qiáng)。

發(fā)明內(nèi)容
本發(fā)明目的是針對上述現(xiàn)有技術(shù)的不足之處和市場需求，提供一種功能強(qiáng)大、通用性強(qiáng)，硬件和軟件按照功能化模塊化設(shè)計(jì)的全新通用高速數(shù)傳接收機(jī)。為達(dá)到上述目的，本發(fā)明提出的一種高速數(shù)傳接收機(jī)，包括模擬部分和數(shù)字部分，其特征在于:在模擬部分，由直接數(shù)字式頻率合成器DDS產(chǎn)生可變的采樣時(shí)鐘供給高速模數(shù)轉(zhuǎn)換器ADC采樣，采樣后的高速數(shù)據(jù)流送入數(shù)字部分中的數(shù)據(jù)分配器DMUX降速，把并行ADC數(shù)據(jù)流送入可編程門陣列解調(diào)FPGAl進(jìn)行解調(diào)，解調(diào)后的數(shù)據(jù)通過譯碼FPGA2對不同的編碼數(shù)據(jù)源進(jìn)行實(shí)時(shí)譯碼，輸出譯碼數(shù)據(jù)到FPGA3協(xié)議處理打包，F(xiàn)PGA3通過光電轉(zhuǎn)換模塊將打包數(shù)據(jù)經(jīng)過光纖送入數(shù)據(jù)記錄設(shè)備進(jìn)行存儲或DSP集成的千兆以太網(wǎng)將打包數(shù)據(jù)輸出到遠(yuǎn)控中心，DSP通過集成的PCI總線接收主機(jī)監(jiān)控程序下發(fā)的各種控制命令，在線對解調(diào)FPGAl和譯碼FPGA2的程序進(jìn)行動(dòng)態(tài)加載，將不同采樣參數(shù)對應(yīng)的頻率控制字寫入FPGA3對應(yīng)的DDS頻率控制字寄存器中，DSP發(fā)出頻率更新命令，F(xiàn)PGA3將更新命令轉(zhuǎn)換成DDS對應(yīng)的控制時(shí)序，產(chǎn)生相應(yīng)的采樣時(shí)鐘通過濾波器送入ADC進(jìn)行采樣。
本發(fā)明相比于現(xiàn)有技術(shù)具有如下有益效果:
本發(fā)明提出了一種DSP實(shí)現(xiàn)CPCI總線的高速數(shù)傳通用接收機(jī)實(shí)現(xiàn)方案。該設(shè)計(jì)兼容I/Q基帶和中頻信號輸入接口，利用ADC采樣率在線設(shè)置和程序動(dòng)態(tài)加載技術(shù)，可實(shí)時(shí)完成對不同碼速率和不同調(diào)制編碼方式數(shù)據(jù)源的解調(diào)譯碼。本發(fā)明在模擬處理部分提供兩種高速ADC的采樣接口，一種是單通道的中頻信號輸入接口，可以用在FPGA實(shí)現(xiàn)數(shù)字下變頻的全數(shù)字接收機(jī)中。另外一種是具有I/Q兩路接口，可以應(yīng)用在具有模擬正交下變頻器的信道條件下。為了滿足不同數(shù)據(jù)速率的解調(diào)，能提供相應(yīng)的ADC采樣時(shí)鐘，ADC的采樣時(shí)鐘可以通過在線設(shè)置，最大提供1.6GHz正弦采樣時(shí)鐘。在數(shù)字處理部分中，為滿足通用性設(shè)計(jì)要求，解調(diào)和譯碼提供獨(dú)自專用的超大規(guī)模可編程門陣列(FPGA)，解調(diào)用的FPGA和譯碼用的FPGA采用動(dòng)態(tài)加載技術(shù)可以在線實(shí)現(xiàn)需要的功能。利用DSP集成的外圍部件互連PCI總線取代常用的PCI橋片(PLX9054或PLX9656)實(shí)現(xiàn)與主機(jī)的PCI通信，簡化了設(shè)計(jì)，降低了功耗，同時(shí)DSP采用C語言模塊化編程，增加了靈活性和通用性。本發(fā)明利用DSP的1000M以太網(wǎng)接口，可以方便將譯碼后的數(shù)據(jù)通過網(wǎng)絡(luò)進(jìn)行遠(yuǎn)距離傳輸，傳輸協(xié)議(TCPIP/UDP等)可以通過主機(jī)監(jiān)控程序在線設(shè)置。利用FPGA3的高速GTP (G比特收發(fā)端口)模塊，可以將譯碼的數(shù)據(jù)通過光纖進(jìn)行傳輸，代替?zhèn)鹘y(tǒng)的差分?jǐn)?shù)據(jù)傳數(shù)，傳輸距離遠(yuǎn)，抗干擾性強(qiáng)，最大傳輸速率達(dá)3.125Gbps。模擬輸入接口靈活。本發(fā)明在模擬電路采用超高速ADC，利用器件自身具有兩個(gè)采集通道，單通道最大工作在1GHz，雙通道最大工作在2GHz，在設(shè)計(jì)中利用這兩個(gè)通道，可以方便和單通道的中頻信號接口，也可以和常用的模擬正交下變頻器連接，通用性強(qiáng)，靈活性好。ADC采樣率靈活。本發(fā)明通過DSP接收主機(jī)監(jiān)控程序下發(fā)的采樣參數(shù)，將采樣參數(shù)對應(yīng)的頻率控制字寫入FPGA3中對應(yīng)的DDS頻率控制字寄存器中，DSP發(fā)出頻率更新命令，F(xiàn)PGA3將更新命令轉(zhuǎn)換成DDS對應(yīng)的控制時(shí)序，即可在線實(shí)現(xiàn)ADC采樣所需頻率的正弦波，DDS產(chǎn)生的正弦波信號通過濾波器后送給ADC進(jìn)行采樣。輸出接口靈活。本發(fā)明的輸出接口主要包括光纖和網(wǎng)絡(luò)接口，光纖可以進(jìn)行高速率的數(shù)據(jù)傳輸，最大傳輸速率為2.5Gbps，具有傳輸距離遠(yuǎn)，抗干擾強(qiáng)等特點(diǎn)。另外還可以通過DSP集成的千兆網(wǎng)口將數(shù)據(jù)轉(zhuǎn)發(fā)送到遠(yuǎn)控中心。采用動(dòng)態(tài)加載技術(shù)。硬件按照功能模塊化設(shè)計(jì)，解調(diào)和譯碼專門使用獨(dú)立的FPGA實(shí)現(xiàn)。為了實(shí)現(xiàn)通用化的設(shè)計(jì)，滿足不同的應(yīng)用需求，采樣動(dòng)態(tài)加載技術(shù)在線更新解調(diào)使用的解調(diào)FPGAl和譯碼使用的譯碼FPGA2的程序。DSP接收監(jiān)控下發(fā)不同調(diào)制編碼參數(shù)，選擇對應(yīng)的解調(diào)FPGA1、譯碼FPGA2程序進(jìn)行加載。本發(fā)明通過使用動(dòng)態(tài)加載技術(shù)，可以對不同的調(diào)制編碼數(shù)據(jù)源進(jìn)行實(shí)時(shí)解調(diào)譯碼。譯碼后的數(shù)據(jù)通過光纖送入數(shù)據(jù)記錄設(shè)備或通過千兆以太網(wǎng)將譯碼后的數(shù)據(jù)輸出到遠(yuǎn)控中心。通過動(dòng)態(tài)加載技術(shù)解調(diào)FPGAl可以實(shí)時(shí)實(shí)現(xiàn)不同的調(diào)制數(shù)據(jù)解調(diào)(BPSK、QPSK, OQPSK, UQPSK等)，譯碼FPGA2可以實(shí)時(shí)實(shí)現(xiàn)不同的譯碼(維特比譯碼、巾貞同步、RS譯碼、Turbo譯碼、LDPC譯碼等)。功能強(qiáng)大。本發(fā)明的高速接收機(jī)設(shè)備功能強(qiáng)大，表現(xiàn)在以下幾個(gè)方面:
I)模擬輸入接口靈活。本發(fā)明采用了超高速ADC和DDS構(gòu)成模擬前端電路，利用ADC具有兩個(gè)采集通道，可以工作在單通道中頻接口或雙通道的模擬正交下變頻接口。DDS最大能產(chǎn)生1.6GHz的高速信號，經(jīng)過濾波后送入ADC進(jìn)行采樣，采樣率可以通過監(jiān)控進(jìn)行實(shí)時(shí)更新，產(chǎn)生相位連續(xù)的正弦采樣信號，通過優(yōu)化的電路設(shè)計(jì)和高速仿真處理，ADC的采樣有效位數(shù)為7bit，達(dá)到此芯片的最佳性能。2)大規(guī)模的解調(diào)FPGAl實(shí)現(xiàn)解調(diào)功能。本發(fā)明采用硬件按功能模塊劃分，解調(diào)FPGAl主要實(shí)現(xiàn)解調(diào)功能。解調(diào)FPGAl接收DMUX送入的并行ADC數(shù)據(jù)流，在內(nèi)部并行化處理，實(shí)現(xiàn)載波相位消旋，載波同步、位同步、鎖定指示和信道均衡等功能模塊。解調(diào)FPGAl對接收到的采樣數(shù)據(jù)進(jìn)行解調(diào)信號處理，包括對殘留的多普勒頻率處理的并行消旋、并行載波恢復(fù)、鎖相環(huán)輔助捕獲和環(huán)路濾波器、位同步信息提取、匹配濾波和信道均衡及鎖定指示，可以完成BPSK、QPSK、UQPSK、OQPSK等多種調(diào)制方式的數(shù)據(jù)進(jìn)行解調(diào)。采用大容量的非易失性FLASH，能存儲多個(gè)版本的解調(diào)程序，DSP接收監(jiān)控下發(fā)不同的調(diào)制參數(shù)，通過動(dòng)態(tài)加載技術(shù)來完成相應(yīng)的解調(diào)功能。3)大規(guī)模的譯碼FPGA2實(shí)現(xiàn)譯碼功能。本發(fā)明采用硬件按功能模塊劃分，采用大容量的非易失性FLASH，能存儲多個(gè)版本的譯碼程序，包括維特比譯碼、幀同步、RS譯碼、Turbo譯碼、LDPC譯碼等，譯碼指標(biāo)優(yōu)良。譯碼FPGA2接收解調(diào)FPGAl送入的解調(diào)后數(shù)據(jù)，根據(jù)DSP接收監(jiān)控下發(fā)不同的譯碼參數(shù)，通過動(dòng)態(tài)加載技術(shù)來完成相應(yīng)的譯碼功能。用作解調(diào)的解調(diào)FPGAl和譯碼的譯碼FPGA2的程序代碼存儲在大容量非易失性的NAND FLASH中，可以最大存儲30個(gè)版本的程序，一個(gè)版本程序?yàn)?2MB，能滿足大多數(shù)的解調(diào)譯碼功能。根據(jù)不同的調(diào)制編碼數(shù)據(jù)源，進(jìn)行動(dòng)態(tài)加載來實(shí)現(xiàn)相應(yīng)的解調(diào)和譯碼。4)動(dòng)態(tài)加載技術(shù)。本發(fā)明由于采用了通用化設(shè)計(jì)，對解調(diào)的FPGA和譯碼的FPGA程序必須能夠?qū)崿F(xiàn)在線更新，根據(jù)應(yīng)用需求采用動(dòng)態(tài)加載技術(shù)加載不同的功能程序?qū)崿F(xiàn)不同的功能。5)高速數(shù)據(jù)輸出。本發(fā)明米用光纖和網(wǎng)口兩種高速的對外輸出接口，光纖的輸出速率可以達(dá)到2.5Gbps，網(wǎng)口的輸出速率可以達(dá)到1000Mbps。6)模式參數(shù)配置多種多樣。本發(fā)明可提供多種模式可配置和多種調(diào)制方式:二相鍵控(BPSK)，四相鍵控(QPSK)，時(shí)延四相鍵控(OQPSK)，非均衡四相鍵控(UQPSK);多種編碼方式:卷積編碼、RS編碼與交錯(cuò)、加擾、加同步字；多種碼型變換:NRZ-L、M、S，Bi(j1-L、Μ、S，8種格雷差分碼；串并變換；差分變換等。本發(fā)明采用超高速ADC、DDS、超大規(guī)模的FPGA和高性能的DSP，軟硬件按照功能模塊設(shè)計(jì)來實(shí)現(xiàn)一種全新的、功能強(qiáng)大的和通用性強(qiáng)的高速數(shù)傳接收機(jī)。突破了傳統(tǒng)的針對一種應(yīng)用和需求，需要重新設(shè)計(jì)一套接收機(jī)來滿足應(yīng)用需求的設(shè)計(jì)方法，在寬帶衛(wèi)星信號傳輸、預(yù)警機(jī)、高空偵察機(jī)、鄰近空間飛行器、無人機(jī)有廣泛的應(yīng)用前景，同時(shí)，超光譜圖像、SAR圖像、多儀器平臺數(shù)據(jù)，也是未來需要高速傳輸鏈路的主要對象。


為了更清楚地理解本發(fā)明，現(xiàn)將通過本發(fā)明實(shí)施例，同時(shí)參照附圖，來描述本發(fā)明，其中:
圖1是本發(fā)明通用高速數(shù)傳接收機(jī)組成結(jié)構(gòu)框圖。圖2是本發(fā)明高速ADC采樣率實(shí)時(shí)設(shè)置的工作原理圖。圖3是本發(fā)明FPGA的動(dòng)態(tài)加載技術(shù)工作原理圖。
具體實(shí)施例方式參閱圖1。在以下描述的實(shí)施例中，所述通用高速數(shù)傳接收機(jī)包括，模擬處理部分和數(shù)字處理部分。主要核心硬件架構(gòu)由超高速模/數(shù)轉(zhuǎn)換器ADC(E2V公司的AT84AD001)、直接數(shù)字式頻率合成器DDS (EUVIS公司的DS856)、大規(guī)?？删幊涕T陣列(FPGA)和高性能數(shù)字信號處理DSP組成。核心電路依靠高速模數(shù)轉(zhuǎn)換器ADC、高速DDS、FPGA和高性能DSP實(shí)現(xiàn)。在模擬處理部分，ADC采樣接口兼容IQ兩路輸入接口和中頻一路輸入接口，通過在線設(shè)置ADC的采樣模式可以調(diào)整其輸入接口模式。ADC的輸入接口模式可實(shí)時(shí)配置，設(shè)置兼容全數(shù)字中頻信號輸入和I/Q兩路輸入，通過FPGA3實(shí)現(xiàn)ADC的三線控制接口，可以控制ADC的采樣模式，可以控制在單通道模式，直接與中頻接口實(shí)現(xiàn)全數(shù)字解調(diào)，也可以工作在I/Q兩路采樣模式，和模擬正交下變頻輸出的基帶I/Q接口直接實(shí)現(xiàn)基帶解調(diào)。模擬部分的模擬處理電路主要由能實(shí)時(shí)設(shè)置ADC的采樣速率和采樣模式，兼容模數(shù)混合輸入和全數(shù)字輸入接口，最高能實(shí)現(xiàn)1.6GHz的超高采樣ADC、DDS和寬帶濾波器組成。高速ADC采樣時(shí)鐘由直接數(shù)字式頻率合成器DDS產(chǎn)生。ADC的采樣時(shí)鐘可以通過實(shí)時(shí)控制DDS的頻率字來產(chǎn)生，實(shí)時(shí)更新不同的頻率字產(chǎn)生不同的采樣時(shí)鐘。ADC的采樣率可以通過在線更新DDS的頻率控制字實(shí)時(shí)調(diào)整。DDS產(chǎn)生的正弦波采樣時(shí)鐘信號通過寬帶濾波器，濾除帶外雜散送給ADC進(jìn)行采樣，ADC采樣的時(shí)鐘經(jīng)過數(shù)據(jù)分配器DMUX降速后，ADC采集的并行ADC數(shù)據(jù)流送入可編程門陣列解調(diào)FPGAl進(jìn)行高速并行解調(diào)。由于解調(diào)FPGAl的輸入接口速率受限，兩個(gè)DMUX可以根據(jù)ADC的采樣頻率，在線配置為1:2或1: 4，若采樣率高，可以配置為1:4模式，若采樣率低，可以配置為1:2模式。接收機(jī)的時(shí)鐘分為兩個(gè)部分，一部分采樣工作時(shí)鐘，外供3.2GHz的DDS的高頻時(shí)鐘信號，經(jīng)過控制產(chǎn)生ADC的采樣時(shí)鐘，解調(diào)FPGAl和譯碼FPGA2及控制FPGA3都根據(jù)ADC的數(shù)據(jù)伴隨鐘來進(jìn)行處理；另外一部分是光纖和DSP的輸入鐘，光纖的時(shí)鐘是通過100M外部晶振提供，DSP的內(nèi)核鐘由FPGA3將IOOMHz晶振2分頻后送給DSP，DSP的鎖相環(huán)15倍頻后工作在750MHz。數(shù)字部分按照功能模塊設(shè)計(jì)，硬件模塊單元按照數(shù)據(jù)流向設(shè)計(jì)，包括核心的解調(diào)、譯碼、控制和DSP單元，其它電路均為接口電路，包括CPCI接口、網(wǎng)絡(luò)接口、光纖接口和外圍存儲接口等。解調(diào)功能對應(yīng)大規(guī)?？删幊涕T陣列解調(diào)FPGAl，譯碼功能對應(yīng)大規(guī)模可編程門陣列譯碼FPGA2，控制接口功能對應(yīng)控制FPGA3。針對不同的調(diào)制方式和編碼方式，解調(diào)FPGAl的解調(diào)程序和譯碼FPGA2的譯碼程序可以通過動(dòng)態(tài)加載技術(shù)在線更新。譯碼后的數(shù)據(jù)可以通過1000M以太網(wǎng)或速率達(dá)3.125Gbps的光纖輸出。數(shù)字部分的數(shù)字處理電路由解調(diào)單元、譯碼單元和控制單元組成，解調(diào)單元和譯碼單元分別由一片大規(guī)模的FPGA實(shí)現(xiàn),可以選用xilinx公司的xc5vlx220,控制單元FPGA3可以選用xilinx公司的xc3vlx30t。解調(diào)FPGAl和譯碼FPGA2之間，以及譯碼FPGA2和FPGA3之間分別通過64對數(shù)據(jù)差分總線和2對差分時(shí)鐘線進(jìn)行互聯(lián)?？刂艶PGA3主要完成解調(diào)FPGAl和控制FPGA3的程序動(dòng)態(tài)加載，數(shù)據(jù)協(xié)議處理以及通過光纖接口進(jìn)行數(shù)據(jù)傳輸，光纖傳輸速率高達(dá)3.125Gbps。DSP的外部存儲總線接EMIF分別連接到解調(diào)FPGA1、譯碼FPGA2和FPGA3上。高性能DSP選用TI公司的TMS320C6455，主要實(shí)現(xiàn)CPCI總線接口和千兆以太網(wǎng)接口功能，通過CPCI總線接口完成與主機(jī)監(jiān)控程序的數(shù)據(jù)通信和數(shù)據(jù)傳輸。DSP芯片內(nèi)部集成了千兆以太網(wǎng)的介質(zhì)訪問控制層(MAC)功能，通過與外部信號接口的芯片PHY連接，可實(shí)現(xiàn)千兆以太網(wǎng)的功能，DSP通過外部存儲器接口 EMIF總線通過直接內(nèi)存存取DMA方式讀取FPGA3中的譯碼數(shù)據(jù)到內(nèi)部的緩存中，再通過千兆以太網(wǎng)接口將譯碼的數(shù)據(jù)傳輸至遠(yuǎn)控中心。在數(shù)字處理電路中，DDS產(chǎn)生的采樣時(shí)鐘頻率由控制FPGA3對應(yīng)的頻率控制字寄存器設(shè)置，頻率控制寄存器的參數(shù)由DSP根據(jù)監(jiān)控界面的設(shè)置來更新，DSP將更新的頻率控制字寫入解調(diào)FPGA3中的頻率控制字寄存器，發(fā)出更新命令，F(xiàn)PGA3產(chǎn)生更新DDS頻率控制對應(yīng)時(shí)序，DDS即產(chǎn)生所需要的采樣正弦時(shí)鐘。ADC采樣的時(shí)鐘經(jīng)過DMUX降速后送入解調(diào)FPGAl進(jìn)行高速并行解調(diào)，然后送入譯碼FPGA2對不同的調(diào)制編碼數(shù)據(jù)源進(jìn)行實(shí)時(shí)解調(diào)譯碼，譯碼FPGA2對解調(diào)數(shù)據(jù)的譯碼處理，可以實(shí)現(xiàn)包括維特比譯碼、幀同步、RS譯碼、Turbo譯碼、LDPC譯碼等。當(dāng)數(shù)據(jù)源采用不同的編碼方式時(shí)，通過動(dòng)態(tài)加載技術(shù)加載對應(yīng)的譯碼功能程序，實(shí)現(xiàn)接收機(jī)的譯碼功能。譯碼數(shù)據(jù)經(jīng)控制FPGA3協(xié)議處理打包，打包數(shù)據(jù)通過使用動(dòng)態(tài)加載技術(shù)，經(jīng)光纖送入數(shù)據(jù)記錄設(shè)備或通過千兆以太網(wǎng)網(wǎng)口將譯碼后的數(shù)據(jù)對外輸出到遠(yuǎn)控中心。控制FPGA3接收譯碼FPGA2的譯碼數(shù)據(jù)后進(jìn)行協(xié)議處理，可以將數(shù)據(jù)打包后按數(shù)據(jù)幀通過高速光纖接口對外輸出，或者DSP通過EMIF采用DMA方式將數(shù)據(jù)讀出，通過千兆以太網(wǎng)將數(shù)據(jù)輸出。光纖傳輸需要的光電轉(zhuǎn)換模塊連接在FPGA3的GTP端口上，最大傳輸速率為3.125Gbps。動(dòng)態(tài)加載技術(shù)主要由DSP接收監(jiān)控程序下發(fā)模式參數(shù)，產(chǎn)生加載命令，讀取與之相連的FLASH中的程序數(shù)據(jù)，通過外圍EMIF總線將數(shù)據(jù)寫入FPGA3中，F(xiàn)PGA3分別產(chǎn)生解調(diào)FPGAl和譯碼FPGA2的動(dòng)態(tài)加載時(shí)序。DSP通過自身集成的PCI外部接口實(shí)現(xiàn)CPCI總線，通過PCI中斷完成監(jiān)控下發(fā)的各種參數(shù)解析并進(jìn)行參數(shù)配置，并將接收機(jī)的狀態(tài)上報(bào)給主機(jī)監(jiān)控程序。參閱圖2。在高速ADC采樣率實(shí)時(shí)設(shè)置的工作原理圖中，DSP通過CPCI總線接收主機(jī)監(jiān)控程序的設(shè)置數(shù)據(jù)采樣率，通過外部存儲器接口 EMIF總線將采樣率對應(yīng)的DDS頻率控制字寫入解調(diào)FPGAl中的頻率控制字，寫完以后DSP產(chǎn)生更新命令，解調(diào)FPGAl按照收到更新命令，將頻率控制字寄存器中的內(nèi)容通過數(shù)據(jù)總線寫入DDS，同時(shí)產(chǎn)生strobe更新時(shí)序，DDS產(chǎn)生相位連續(xù)的高速ADC采樣正弦波信號，正弦波信號通過寬帶濾波器進(jìn)行濾波后，送入ADC進(jìn)行采樣。主機(jī)監(jiān)控程序設(shè)置不同的采樣率后，DDS便產(chǎn)生相應(yīng)的ADC采樣時(shí)鐘。參閱圖3。根據(jù)不同的數(shù)據(jù)調(diào)制和編碼方式，實(shí)現(xiàn)解調(diào)功能的解調(diào)FPGAl和譯碼功能的譯碼FPGA2的程序需要實(shí)時(shí)更新，設(shè)計(jì)中DSP根據(jù)主機(jī)監(jiān)控程序設(shè)置的調(diào)制方式參數(shù)和編碼格式，采用動(dòng)態(tài)加載技術(shù)對解調(diào)FPGAl和譯碼FPGA2的程序進(jìn)行動(dòng)態(tài)更新。解調(diào)FPGAl和譯碼FPGA2的加載端口分別接到FPGA3的管腳上，并通過下述方式實(shí)現(xiàn):DSP接收到主機(jī)下發(fā)的程序更新命令，解析后通過EMIF總線向控制FPGA3發(fā)出動(dòng)態(tài)加載命令，F(xiàn)PGA3將解調(diào)FPGAl和譯碼FPGA2的加載編程管腳(PROG)置一段低脈沖；DSP從FPGA3讀取解調(diào)FPGAl的初始化管腳(INIT)狀態(tài)，由低到高后開始讀FLASH數(shù)據(jù)，同時(shí)將數(shù)據(jù)寫入控制FPGA3 ；FPGA3收到寫數(shù)據(jù)命令后，同時(shí)產(chǎn)生寫時(shí)鐘clk，通過動(dòng)態(tài)加載時(shí)序轉(zhuǎn)換模塊，經(jīng)數(shù)據(jù)線D(0..7)和控制線從加載端口將數(shù)據(jù)寫入解調(diào)FPGAl或譯碼FPGA2 ；DSP寫完數(shù)據(jù)后，通過FPGA3讀取解調(diào)FPGAl和譯碼FPGA2的DONE信號，其由低到高后，表示加載成功。同時(shí)加載成功狀態(tài)上報(bào)給監(jiān)控程序。本發(fā)明研制的新型通用高速數(shù)傳接收機(jī)能達(dá)到以下主要性能指標(biāo):I 支持調(diào)制方式:BPSK、QPSK, OQPSK, UQPSK ；
2最大采樣率:1600MHz ；
3碼速率:lMb/s 800Mb/s連續(xù)可變。4 碼型:NRZ-L、M、S，Bi(j1-L、M、S，8 種格雷差分碼可選。5信噪比測量、信號星座圖測試和上報(bào)的功能。6具有利用同步字進(jìn)行QPSK相位解模糊的能力。7具有解擾功能，解擾多項(xiàng)式(含初相)可人工設(shè)置，最大為4字節(jié)。8信道編碼方式:具備對數(shù)傳數(shù)據(jù)的實(shí)時(shí)信道譯碼能力(7，1/2)卷積碼、R_S(255，223)編碼(支持常規(guī)基、對偶基表示)、卷積與RS級聯(lián)碼、LDPC碼、Turbo碼，交織深度I 5。9具有1、Q合路和分路解調(diào)、解擾、譯碼功能，每個(gè)接收機(jī)通道支持1、Q通道兩路碼同步和巾貞同步。10高速數(shù)傳編譯碼誤碼性能見表I。表I編譯碼誤碼性能表
權(quán)利要求
1.一種高速數(shù)傳接收機(jī)，包括模擬部分和數(shù)字部分，其特征在于:在模擬部分，直接數(shù)字頻率合成器DDS產(chǎn)生可變的采樣時(shí)鐘供給高速模數(shù)轉(zhuǎn)換器ADC采樣，采樣后的高速數(shù)據(jù)流送入數(shù)字部分中的數(shù)據(jù)分配器DMUX降速，把并行ADC數(shù)據(jù)流送入可編程門陣列解調(diào)FPGAl進(jìn)行解調(diào)，解調(diào)后的數(shù)據(jù)通過譯碼FPGA2對不同的編碼數(shù)據(jù)源進(jìn)行實(shí)時(shí)譯碼，輸出譯碼數(shù)據(jù)到FPGA3協(xié)議處理打包，F(xiàn)PGA3通過光電轉(zhuǎn)換模塊，將打包數(shù)據(jù)經(jīng)過光纖送入數(shù)據(jù)記錄設(shè)備進(jìn)行存儲或DSP集成的千兆以太網(wǎng)將打包數(shù)據(jù)輸出到遠(yuǎn)控中心，DSP通過集成的PCI總線接收主機(jī)監(jiān)控程序下發(fā)的各種控制命令，在線對解調(diào)FPGAl和譯碼FPGA2的程序進(jìn)行動(dòng)態(tài)加載，將不同采樣參數(shù)對應(yīng)的頻率控制字，寫入FPGA3對應(yīng)的DDS頻率控制字寄存器中，DSP發(fā)出頻率更新命令，F(xiàn)PGA3將更新命令轉(zhuǎn)換成DDS對應(yīng)的控制時(shí)序，產(chǎn)生相應(yīng)的采樣時(shí)鐘通過濾波器送入ADC進(jìn)行采樣。
2.如權(quán)利要求1所述的高速數(shù)傳接收機(jī)，其特征在于:在模擬處理部分，ADC采樣接口兼容IQ兩路輸入接口和中頻一路輸入接口。
3.如權(quán)利要求1所述的高速數(shù)傳接收機(jī)，其特征在于:模擬部分的模擬處理電路主要由能實(shí)時(shí)設(shè)置ADC的采樣速率和采樣模式，兼容模數(shù)混合輸入和全數(shù)字輸入接口，最高能實(shí)現(xiàn)1.6GHz的超高采樣ADC、DDS和寬帶濾波器組成。
4.如權(quán)利要求1所述的高速數(shù)傳接收機(jī),其特征在于:DDS產(chǎn)生的正弦波采樣時(shí)鐘信號通過寬帶濾波器，濾除帶外雜散送給ADC進(jìn)行采樣，ADC采樣的時(shí)鐘經(jīng)過數(shù)據(jù)分配器DMUX降速后，ADC采集的并行ADC數(shù)據(jù)流送入可編程門陣列解調(diào)FPGAl進(jìn)行高速并行解調(diào)。
5.如權(quán)利要求1所述的高速數(shù)傳接收機(jī)，其特征在于:兩個(gè)DMUX根據(jù)ADC的采樣頻率，在線配置為1:2或1:4，若采樣率高，配置為1:4模式，若采樣率低，配置為1:2模式。
6.如權(quán)利要求1所述的高速數(shù)傳接收機(jī)，其特征在于:DSP的內(nèi)核鐘由FPGA3將IOOMHz晶振2分頻后送給DSP，DSP的鎖相環(huán)15倍頻后工作在750MHz。
7.如權(quán)利要求1所述的高速數(shù)傳接收機(jī)，其特征在于:數(shù)字部分的數(shù)字處理電路由解調(diào)單元、譯碼單元和控制單元組成，解調(diào)單元和譯碼單元分別由一片大規(guī)模的FPGA實(shí)現(xiàn)，解調(diào)FPGAl和譯碼FPGA2之間，以及譯碼FPGA2和FPGA3之間分別通過64對數(shù)據(jù)差分總線和2對差分時(shí)鐘線進(jìn)行互聯(lián)。
8.如權(quán)利要求1所述的高速數(shù)傳接收機(jī)，其特征在于:DDS產(chǎn)生的采樣時(shí)鐘頻率由控制FPGA3對應(yīng)的頻率控制字寄存器設(shè)置，頻率控制寄存器的參數(shù)由DSP根據(jù)監(jiān)控界面的設(shè)置來更新，DSP將更新的頻率控制字寫入FPGA3中的頻率控制字寄存器，發(fā)出更新命令，F(xiàn)PGA3產(chǎn)生更新DDS頻率控制對應(yīng)時(shí)序。
9.如權(quán)利要求1所述的高速數(shù)傳接收機(jī)，其特征在于:DSP通過自身集成的PCI外部接口實(shí)現(xiàn)CPCI總線，通過PCI中斷完成監(jiān)控下發(fā)的各種參數(shù)解析并進(jìn)行參數(shù)配置，并將接收機(jī)的狀態(tài)上報(bào)給主機(jī)監(jiān)控程序。
10.如權(quán)利要求1所述的高速數(shù)傳接收機(jī),其特征在于:DSP接收到主機(jī)下發(fā)的程序更新命令，解析后通過EMIF總線向 控制FPGA3發(fā)出動(dòng)態(tài)加載命令，F(xiàn)PGA3將解調(diào)FPGAl和譯碼FPGA2的PROG加載編程管腳置一段低脈沖；DSP從FPGA3讀取解調(diào)FPGAl的初始化管腳INIT狀態(tài)，由低到高后開始讀FLASH數(shù)據(jù)，同時(shí)將數(shù)據(jù)寫入控制FPGA3 ；FPGA3收到寫數(shù)據(jù)命令后，同時(shí)產(chǎn)生寫時(shí)鐘clk，通過動(dòng)態(tài)加載時(shí)序轉(zhuǎn)換模塊，經(jīng)數(shù)據(jù)線D (0..7)和控制線從加載端口將數(shù)據(jù)寫入解調(diào)FPGAl或譯碼FPGA2 ；DSP寫完數(shù)據(jù)后，通過FPGA3讀取解調(diào)FPGAl和譯碼FPGA2的DONE信號，其由低到高后，表示加載成功，同時(shí)加載成功狀態(tài)上報(bào)給監(jiān)控程序。`
全文摘要
本發(fā)明提出的一種新型高速數(shù)傳接收機(jī)，旨在提供一種功能強(qiáng)大、通用性強(qiáng)，按模塊化設(shè)計(jì)的數(shù)傳接收機(jī)。本發(fā)明提供下述技術(shù)方案予以實(shí)現(xiàn)在模擬部分，DDS產(chǎn)生可變時(shí)鐘給ADC采樣,ADC采樣后的高速數(shù)據(jù)流送入數(shù)字部分中的數(shù)據(jù)分配器DMUX降速，把并行ADC數(shù)據(jù)流送入解調(diào)FPGA1進(jìn)行解調(diào)，解調(diào)后的數(shù)據(jù)通過譯碼FPGA2實(shí)時(shí)譯碼，輸出到FPGA3協(xié)議處理打包，F(xiàn)PGA3通過光電轉(zhuǎn)換模塊送入數(shù)據(jù)記錄設(shè)備存儲，將打包數(shù)據(jù)輸出到遠(yuǎn)控中心，DSP接收主機(jī)監(jiān)控程序下發(fā)的各種控制命令，在線對解調(diào)FPGA1和譯碼FPGA2的程序動(dòng)態(tài)加載，將頻率控制字寫入FPGA3對應(yīng)的DDS頻率控制字寄存器中，F(xiàn)PGA3將DSP發(fā)出的更新命令轉(zhuǎn)換成DDS對應(yīng)的控制時(shí)序，產(chǎn)生相應(yīng)的采樣時(shí)鐘通過濾波器送入ADC進(jìn)行采樣。
文檔編號H04B1/16GK103078650SQ20131000379
公開日2013年5月1日 申請日期2013年1月6日 優(yōu)先權(quán)日2013年1月6日
發(fā)明者劉進(jìn)軍, 杜瑜 申請人:中國電子科技集團(tuán)公司第十研究所