專利名稱：數(shù)據(jù)信號(hào)產(chǎn)生裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用多路選擇器而將并行數(shù)據(jù)變換輸出為高速的串行數(shù)據(jù)的數(shù)據(jù)信號(hào)產(chǎn)生裝置，特別涉及能夠通過小的安裝面積且自動(dòng)取得用于生成并行數(shù)據(jù)的數(shù)據(jù)輸出單元對(duì)于延遲的串行變換處理的同步的數(shù)據(jù)信號(hào)產(chǎn)生裝置。
背景技術(shù)：
PPG (脈沖模式產(chǎn)生器)等的數(shù)據(jù)信號(hào)產(chǎn)生裝置使用多路選擇器將低速的并行數(shù)據(jù)變換輸出為高速的串行數(shù)據(jù)。
圖11表示使用了多路選擇器的數(shù)據(jù)信號(hào)產(chǎn)生裝置10的基本結(jié)構(gòu)例子。
在圖11中，數(shù)據(jù)輸出單元11包括存儲(chǔ)了預(yù)先規(guī)定模式的一連串的數(shù)據(jù)串的內(nèi)部的存儲(chǔ)器(未圖示)或者生成該數(shù)據(jù)串的運(yùn)算電路(未圖示)，其在每接受數(shù)據(jù)請(qǐng)求信號(hào)A時(shí)每次并行輸出m比特其數(shù)據(jù)。
多路選擇器13包括用于數(shù)據(jù)選擇的開關(guān)單元13a、對(duì)開關(guān)單元13a進(jìn)行切換控制的控制器13b、以及將并行輸入的數(shù)據(jù)進(jìn)行鎖存后提供給開關(guān)單元13a的鎖存電路13c，其對(duì)從數(shù)據(jù)輸出單元11 l命出的m比特的并行數(shù)據(jù)進(jìn)行鎖存，從而與高速的基準(zhǔn)時(shí)鐘CK1同步地按照規(guī)定順序每次選擇1比特作為串行數(shù)據(jù)Ds進(jìn)行輸出。
另夕卜，從控制器13b對(duì)數(shù)據(jù)輸出單元11輸出數(shù)據(jù)請(qǐng)求信號(hào)A,該輸出數(shù)據(jù)請(qǐng)求信號(hào)A是將基準(zhǔn)時(shí)鐘CK1進(jìn)行m分頻而得到，是在開關(guān)單元13a的數(shù)據(jù)選擇進(jìn)行每一循環(huán)時(shí)(在每輸出m個(gè)數(shù)據(jù)時(shí))用于請(qǐng)求下一個(gè)并行數(shù)據(jù)的信號(hào)。此外，控制器13b在輸出了數(shù)據(jù)請(qǐng)求信號(hào)A之后對(duì)鎖存電路13c提供鎖存信號(hào)B。
這里，例如在m-4的情況下，假設(shè)對(duì)于圖12 (a)的基準(zhǔn)時(shí)鐘CK1，在圖12 (b)所示的定時(shí)對(duì)數(shù)據(jù)輸出單元11輸出數(shù)據(jù)請(qǐng)求信號(hào)A (上升部分)對(duì)于該數(shù)據(jù)請(qǐng)求信號(hào)A，在完全沒有延遲的狀態(tài)下，從數(shù)據(jù)輸出單元ll如圖12 ( c ) (f)那樣生成4比特的并行數(shù)據(jù)d ( 0， 0 ) d ( 0, 3 )并輸入到多
4路選擇器13。
然后，在從數(shù)據(jù)請(qǐng)求信號(hào)A的輸出開始經(jīng)過了短暫的時(shí)間AT的定時(shí)，如圖12 (g)所示的鎖存信號(hào)B (上升部分)輸出到鎖存電路13c,對(duì)開關(guān)單元13a提供圖12 (h) (k)的并行數(shù)據(jù)d (0, 0) ~d (0， 3)。開關(guān)13a在從輸出了鎖存信號(hào)B之后到基準(zhǔn)時(shí)鐘CK1的各個(gè)下降定時(shí)，即在圖12 (a)所示的各個(gè)時(shí)刻t00、 t01、 t02、 t03被切換，如圖12 (1)那樣依次輸出數(shù)據(jù)d (0， 0) 、 d (0， 1 ) 、 d (0， 2) 、 d (0， 3)。通過重復(fù)之后的這個(gè)動(dòng)作，從而期望的模式的數(shù)據(jù)被串行輸出。
上述的圖12的動(dòng)作例子是，忽略了多路選擇器13和數(shù)據(jù)輸出單元11之間的延遲的理想狀態(tài)的情況，但實(shí)際上由于數(shù)據(jù)輸出單元11為如上所述那樣包含存儲(chǔ)器的結(jié)構(gòu)，所以從接受數(shù)據(jù)請(qǐng)求信號(hào)A之后到輸出新的并行數(shù)據(jù)為止產(chǎn)生相當(dāng)長(zhǎng)的延遲。此外，根據(jù)用于傳輸數(shù)據(jù)請(qǐng)求信號(hào)A以及并行數(shù)據(jù)Dp的布線的長(zhǎng)度也產(chǎn)生延遲。這些合計(jì)的延遲時(shí)間Td再短也需要數(shù)納秒(ns )左右。
相對(duì)于此，若將基準(zhǔn)時(shí)鐘CK1的頻率fl設(shè)為10GHz,則上述延遲時(shí)間Td成為基準(zhǔn)時(shí)鐘CKl的周期T1 (O.lns)的數(shù)十倍。這里，若延遲時(shí)間Td與基準(zhǔn)時(shí)鐘CK1的周期T1的m倍或者其整數(shù)k倍(m.k倍) 一致，則與圖12所示的狀態(tài)成為相同的狀態(tài)，如上所述那樣串行數(shù)據(jù)Ds按照期望順序被輸出。
但是，如圖13所示那樣，若成為上述延遲時(shí)間Td與m.k.Tl+AT相等的狀態(tài)，即從數(shù)據(jù)輸出單元11輸入到多路選^^器13的^:據(jù)的更新定時(shí)和讀取定時(shí)(鎖存定時(shí)) 一致的狀態(tài)，則在多路選擇器13中的讀取數(shù)據(jù)成為全比特不穩(wěn)定狀態(tài)，無(wú)法輸出期望的串行數(shù)據(jù)Ds。
此外，作為多路選擇器13，不僅有如上所述那樣將并行輸入的數(shù)據(jù)一概進(jìn)行鎖存之后變換為串行數(shù)據(jù)的結(jié)構(gòu)，還有將并行輸入的數(shù)據(jù)與基準(zhǔn)時(shí)鐘CK1同步地以與其周期Tl相等的時(shí)間差按照序列順序進(jìn)行鎖存并將其輸出的結(jié)構(gòu)，但在這種情況下，也根據(jù)延遲時(shí)間Td，而產(chǎn)生某一序列的鎖存定時(shí)和數(shù)據(jù)更新定時(shí)重合，其序列的輸出數(shù)據(jù)變得不穩(wěn)定，輸出數(shù)據(jù)的順序不會(huì)成為期望順序的情況。
作為解決這個(gè)問題的一個(gè)方法，有如圖14所示那樣，通過延遲器14將基準(zhǔn)時(shí)鐘CK1延遲Td時(shí)間后輸入到多路選擇器13，同時(shí)對(duì)數(shù)據(jù)輸出單元11,通過分頻器15將基準(zhǔn)時(shí)鐘CK1分頻為1/m，將其分頻時(shí)鐘作為數(shù)據(jù)請(qǐng)求信號(hào)A'提供的方法。例如在以下所示的專利文獻(xiàn)1中，公開了這樣使用的延遲器。
此外，作為其他方法，例如在以下所示的非專利文獻(xiàn)1中公開了如下方法，即在數(shù)據(jù)輸出單元ll能夠輸出與并行數(shù)據(jù)的更新定時(shí)同步的數(shù)據(jù)同步時(shí)鐘的情況下，如圖15那樣通過相位比較器16檢測(cè)將基準(zhǔn)時(shí)鐘CK1通過分頻器15進(jìn)行m分頻所得的分頻時(shí)鐘CK2和從^lt據(jù)專敘出單元11輸出的凄t據(jù)同步時(shí)鐘CKp之間的相位差，利用其檢測(cè)信號(hào)來(lái)控制將頻率為f/m的數(shù)據(jù)請(qǐng)求信號(hào)A'進(jìn)行振蕩輸出的VOC17的PLL結(jié)構(gòu)。
專利文獻(xiàn)1:(日本)特開平11-163608號(hào)公報(bào)
非專利文獻(xiàn)l: "VSC1237、 VSC1238" 、 [online]、 2004年8月11曰，Vitesse Semiconductor Corporation,"2007年3月23曰檢索，，，因特網(wǎng)
發(fā)明內(nèi)容發(fā)明要解決的課題
但是，上述的使用了延遲器14的方法存在以下問題，即需要確保用于延遲的較長(zhǎng)導(dǎo)體長(zhǎng)度，裝置被大型化。此外，由于這樣的延遲器根據(jù)周圍溫度而延遲時(shí)間變化，所以需要用于補(bǔ)償其變化的機(jī)構(gòu)，進(jìn)一步變大。
此外，在上述的PLL結(jié)構(gòu)的情況下，在VC017的頻率可變范圍內(nèi)輸出數(shù)據(jù)速率范圍被限制。此外，由于將被PLL控制的VC017的輸出信號(hào)設(shè)為數(shù)據(jù)請(qǐng)求信號(hào)A'，所以在對(duì)基準(zhǔn)時(shí)鐘CK1故意提供抖動(dòng)(jitter)而確認(rèn)測(cè)定對(duì)象的動(dòng)作時(shí)，還存在通過該P(yáng)LL控制而抖動(dòng)^^皮減少，無(wú)法進(jìn)行正確的測(cè)定的問題。
本發(fā)明的目的在于提供一種數(shù)據(jù)信號(hào)產(chǎn)生裝置，其能夠以小規(guī)模的結(jié)構(gòu)并且即使對(duì)寬范圍的數(shù)據(jù)速率也不會(huì)成為不穩(wěn)定狀態(tài)地輸出所期望的順序的串行數(shù)據(jù)，也能夠應(yīng)對(duì)抖動(dòng)測(cè)定。
用于解決課題的手段
本發(fā)明的數(shù)據(jù)信號(hào)產(chǎn)生裝置，包括數(shù)據(jù)輸出單元(ll)，接受基準(zhǔn)時(shí)鐘的2以上的整數(shù)m分之1頻率的數(shù)據(jù)請(qǐng)求信號(hào)，輸出所述2以上的整數(shù)m比特的并行數(shù)據(jù)和與該并行數(shù)據(jù)同步的數(shù)據(jù)同步時(shí)鐘；所述2以上的整數(shù)m對(duì)1的多路選擇器，基于所述基準(zhǔn)時(shí)鐘被所述2以上的整數(shù)m分頻的鎖存信號(hào)，接受從所述數(shù)據(jù)輸出單元輸出的并行數(shù)據(jù)，輸出所述基準(zhǔn)時(shí)鐘的速率的
6串行的數(shù)據(jù)信號(hào)；以及同步部件(25),包含比較所述數(shù)據(jù)同步時(shí)鐘的相位和所述鎖存信號(hào)的相位的相位比較器(16)，使從所述數(shù)據(jù)輸出單元輸出的該并行數(shù)據(jù)和所述鎖存信號(hào)同步，其特征在于，所述同步部件包括控制單元(26),生成對(duì)應(yīng)于所述相位比較器的比較結(jié)果的控制信號(hào)；以及可變延遲器(30),對(duì)基準(zhǔn)時(shí)鐘或者被所述2以上的整Hm以下的分頻率分頻的分頻時(shí)鐘提供對(duì)應(yīng)于所述控制信號(hào)的量的延遲。
另外，所述可變延遲器可以為正交調(diào)制器式。
此外，所述可變延遲器可以包括移相器(31)，接受所述基準(zhǔn)時(shí)鐘或者被所述2以上的整數(shù)m以下的分頻率分頻的分頻時(shí)鐘作為輸入信號(hào)，輸出具有90。相位差的兩個(gè)信號(hào)；第1混頻器(32)，對(duì)所述移相器的一個(gè)輸出信號(hào)乘以第1直流電壓；第2混頻器(33),對(duì)所述移相器的另一個(gè)輸出信號(hào)乘以第2直流電壓；以及合成部件(34),合成所述第1混頻器的輸出信號(hào)和所述第2混頻器的輸出信號(hào)，從而輸出使所述輸入信號(hào)延遲了對(duì)應(yīng)于所述第1直流電壓和所述第2直流電壓之比的時(shí)間量的信號(hào)。
此外，所述移相器可以由觸發(fā)器電路(31')構(gòu)成，所述觸發(fā)器電路(31')輸出所述輸入信號(hào)的1/2"的頻率且相位相差90。的兩個(gè)信號(hào)，"i殳n為1以上的整數(shù)。
此外，所述數(shù)據(jù)信號(hào)產(chǎn)生裝置可以還包括至少一個(gè)其他系統(tǒng)的所述2以上的整數(shù)m對(duì)1的多路選擇器(13)以及其他系統(tǒng)同步部件(40),所述數(shù)據(jù)輸出單元對(duì)所述各個(gè)其他系統(tǒng)同步部件輸出所述數(shù)據(jù)同步時(shí)鐘，同時(shí)對(duì)其他系統(tǒng)的所述各個(gè)2以上的整數(shù)m對(duì)1的多路選擇器分別輸出與所述數(shù)據(jù)同步時(shí)鐘同步的所述2以上的整數(shù)m比特的并行數(shù)據(jù)，所述其他系統(tǒng)同步部件使所述數(shù)據(jù)同步時(shí)鐘和對(duì)應(yīng)的所述2以上的整數(shù)m對(duì)1的多路選擇器中的所述鎖存信號(hào)同步。
此外，所述其他系統(tǒng)同步部件包括相位比較器(42)，比較所述數(shù)據(jù)同步時(shí)鐘的相位和所述鎖存信號(hào)的相位；控制單元(43)，生成對(duì)應(yīng)于所述相位比較器的比較結(jié)果的控制信號(hào)；以及可變延遲器(41)，對(duì)所述基準(zhǔn)時(shí)鐘提供與該控制信號(hào)對(duì)應(yīng)的量的延遲。
發(fā)明效果
這樣，本發(fā)明的數(shù)據(jù)信號(hào)產(chǎn)生裝置比較數(shù)據(jù)輸出單元在并行數(shù)據(jù)的更新
7定時(shí)同步輸出的數(shù)據(jù)同步時(shí)鐘和將基準(zhǔn)時(shí)鐘進(jìn)行m分頻所得的分頻時(shí)鐘之間 的相位，根據(jù)其輸出而對(duì)輸入到數(shù)據(jù)輸出單元的數(shù)據(jù)請(qǐng)求信號(hào)提供延遲，使 數(shù)據(jù)輸出單元的并行數(shù)據(jù)的更新定時(shí)和所述多路選擇器的串行變換動(dòng)作同步。
因此，本發(fā)明的數(shù)據(jù)信號(hào)產(chǎn)生裝置可通過小M^模的結(jié)構(gòu)且在寬范圍的數(shù) 據(jù)速率實(shí)現(xiàn)數(shù)據(jù)輸出單元的并行數(shù)據(jù)的更新定時(shí)和多路選擇器的串行變換處 理的同步，還能夠應(yīng)對(duì)抖動(dòng)測(cè)定。


圖l是本發(fā)明的第1實(shí)施方式的結(jié)構(gòu)圖。
圖2是用于說(shuō)明實(shí)施方式的主要部分的動(dòng)作的圖。
圖3是表示實(shí)施方式的主要部分的詳細(xì)結(jié)構(gòu)的圖。
圖4是用于說(shuō)明實(shí)施方式的動(dòng)作的定時(shí)圖。
圖5是用于說(shuō)明實(shí)施方式的動(dòng)作的定時(shí)圖。
圖6是在多路選擇器內(nèi)的電路中兼用分頻器的第2實(shí)施方式的結(jié)構(gòu)圖。 圖7是通過兩個(gè)分頻器生成數(shù)據(jù)請(qǐng)求信號(hào)的第3實(shí)施方式的結(jié)構(gòu)圖。 圖8是第5實(shí)施方式的結(jié)構(gòu)圖。 圖9是第6實(shí)施方式的結(jié)構(gòu)圖。 圖10是第7實(shí)施方式的結(jié)構(gòu)圖。 圖11是以往裝置的基本結(jié)構(gòu)圖。 圖12是假設(shè)沒有延遲時(shí)的定時(shí)圖。 圖13是有延遲時(shí)的定時(shí)圖。
圖14是表示用于使用延遲器取得同步的方法的一個(gè)例子的圖。
圖15是表示用于通過PLL方式取得同步的方法的 一 個(gè)例子的圖。
標(biāo)號(hào)說(shuō)明
11數(shù)據(jù)輸出單元
13多路選擇器
15分頻器
16、 42相位比4交器
20、 50數(shù)據(jù)信號(hào)產(chǎn)生裝置
23 ( 1 ) 23 (n)數(shù)據(jù)變換單元25、 40同步部件
26、 43控制單元 30、 41可變延遲器 31移相器 31'T觸發(fā)器
31a主級(jí)
31從級(jí)
32、 33混頻器
34加法器
41、 42分頻器
51抖動(dòng)附加部件
具體實(shí)施例方式
以下，基于

本發(fā)明的實(shí)施方式。 (第1實(shí)施方式)
圖1表示應(yīng)用了本發(fā)明的數(shù)據(jù)信號(hào)產(chǎn)生裝置20的結(jié)構(gòu)。另外，在該數(shù)據(jù) 信號(hào)產(chǎn)生裝置20中，由于數(shù)據(jù)輸出單元ll、多路選擇器B、分頻器15、相 位比較器16與上述的以往裝置相同，所以附加相同的標(biāo)號(hào)。
在該實(shí)施方式的數(shù)據(jù)信號(hào)產(chǎn)生裝置20中，用于將從數(shù)據(jù)輸出單元11輸 入到多路選擇器13的并行數(shù)據(jù)的更新定時(shí)正確地與多路選擇器13的串行變 換動(dòng)作成為同步的狀態(tài)(同步狀態(tài))的同步部件25由分頻器15、相位比較 器16、控制單元26以及可變延遲器30構(gòu)成。該同步狀態(tài)表示被輸入的并行 數(shù)據(jù)的更新定時(shí)不與多路選擇器13的內(nèi)部的數(shù)據(jù)讀取定時(shí)(包含一概鎖存或 者每個(gè)序列的鎖存的任何情況)重合，并且串行數(shù)據(jù)按照正確的順序輸出的 狀態(tài)。
與上述相同地，分頻器15將基準(zhǔn)時(shí)鐘CK1進(jìn)行m分頻，將通過其分頻 所得到的分頻時(shí)鐘CK2輸入到可變延遲器30。
另一方面，在相位比較器16中被輸入從多路選擇器13輸出的數(shù)據(jù)請(qǐng)求 信號(hào)A和從數(shù)據(jù)輸出單元11與并行數(shù)據(jù)的更新定時(shí)同步輸出的數(shù)據(jù)同步時(shí)鐘 CKp，其相位差一皮一企測(cè)。
另外，輸入到該相位比較器16的數(shù)據(jù)請(qǐng)求信號(hào)A是如上所述那樣通過多路選擇器13內(nèi)的控制器13b而對(duì)基準(zhǔn)時(shí)鐘CKl進(jìn)行m分頻所得到的信號(hào)， 并且決定多路選擇器13的串行變換處理的動(dòng)作定時(shí)。
這里，假設(shè)相位比較器16是具有如下特性的相位比較器，即例如圖2 所述那樣兩個(gè)輸入信號(hào)的相位差(()在-兀 兀之間變化時(shí)，檢測(cè)信號(hào)Vd單調(diào)增力口。
控制單元26接受相位比較器16的檢測(cè)信號(hào)Vd，控制可變延遲器30的 延遲量，使得其檢測(cè)信號(hào)Vd在規(guī)定范圍內(nèi)，即數(shù)據(jù)同步時(shí)鐘CKp和數(shù)據(jù)請(qǐng) 求信號(hào)A之間的相位差成為規(guī)定范圍內(nèi)(例如大致為零)。
可變延遲器30是對(duì)輸入到數(shù)據(jù)輸出單元11的數(shù)據(jù)請(qǐng)求信號(hào)A'提供期望 的延遲的器件，在該實(shí)施方式中，對(duì)將基準(zhǔn)時(shí)鐘CK1進(jìn)行m分頻所得到的分 頻時(shí)鐘CK2提供延遲后作為數(shù)據(jù)請(qǐng)求信號(hào)A'而提供給數(shù)據(jù)輸出單元11。
作為可變延遲器30，采用可通過小規(guī)模的電路結(jié)構(gòu)實(shí)現(xiàn)寬帶的延遲處理 的正交調(diào)制器式的可變延遲器。
即，如圖3所示，帔輸入的分頻時(shí)鐘CK2通過移相器31 :帔分為相位相 差卯度的2相的信號(hào)后分別輸入到混頻器32、 33。此外，混頻器32、 33的 局部信號(hào)輸入單元中，被提供對(duì)應(yīng)于期望延遲時(shí)間的直流的控制信號(hào)Di、 Dq, 混頻器32、 33的輸出通過加法器34進(jìn)行加法運(yùn)算而合成。
在這種結(jié)構(gòu)的可變延遲器30中，將輸入信號(hào)(分頻時(shí)鐘CK2)例如設(shè) 為cos①t、將控制信號(hào)Di設(shè)為cose、將控制信號(hào)Dq設(shè)為sine,則加法器34 的輸出信號(hào)A成為如下所述。另外，在這里說(shuō)明了輸入到移相器31的信號(hào) 的頻率和輸出信號(hào)的頻率相等的情況，但在如后述那樣是使用了觸發(fā)器的移 相器的情況下還具有分頻功能，此時(shí)，對(duì)輸入信號(hào)，輸出信號(hào)的頻率成為l/2n (n為1以上的整數(shù))。此外，在這里使用了加法器34作為合成兩個(gè)混頻器 32、 33的輸出的合成部件，但根據(jù)直流的控制信號(hào)的符號(hào)，有時(shí)也有使用減 法器進(jìn)行合成的情況。
A=coscot.cos9+sincot'sinQ=[cos (cot+6 ) + cos (cot—Q ) ]/2-[cos (cot+Q ) — cos (①t-9 ) ]/2=cos (cot-e )
該信號(hào)A是對(duì)輸入信號(hào)提供角度e量的延遲的信號(hào)，角度e和直流的控制 電壓信號(hào)的比之間，成立以下關(guān)系
Q=tan—1 (Di/Dq)。
將該角度e變換為時(shí)間，則成為(e/2兀)T2。 T2是分頻時(shí)鐘CK2的周期， 若用基準(zhǔn)時(shí)鐘CK1的周期T1表示，則成為m.Tl。
10因此，相當(dāng)于角度e的延遲時(shí)間Ta成為 Ta=m (e/2丌)Tl。
所述的控制單元26將用于維持上述關(guān)系的控制信號(hào)Di、 Dq提供給可變 延遲器30，使得輸入到相位比較器16的兩個(gè)信號(hào)的相位在允許范圍內(nèi)一致。 更具體地說(shuō)，如圖2所示，使控制信號(hào)Di、 Dq可變，從而將相位比較器16 的輸出電壓Vd收斂在規(guī)定范圍內(nèi)，以在相位比較器16的輸出電壓Vd高于 固定范圍時(shí)減少相位差(l),在低于規(guī)定范圍時(shí)增加相位差(j)。
例如對(duì)如圖4 (a)所示的基準(zhǔn)時(shí)鐘CK1，々支設(shè)如圖4(b)所示那樣分 頻時(shí)鐘CK2輸入到可變延遲器30。這里，假設(shè)可變延遲器30的延遲時(shí)間為 0,則分頻時(shí)鐘CK2作為數(shù)據(jù)請(qǐng)求信號(hào)A'而如圖4(c)所示那樣輸入到數(shù)據(jù) 輸出單元11，從數(shù)據(jù)輸出單元11對(duì)多路選擇器13輸入如圖4 (d) (g)所 示那樣從數(shù)據(jù)請(qǐng)求信號(hào)A'的輸入延遲Td時(shí)間而更新的4比特的數(shù)據(jù)，與其 同步的數(shù)據(jù)同步時(shí)鐘CKp如圖4 ( h )那樣^皮輸出。
另一方面，從多路選擇器13例如在圖4(i)的定時(shí)輸出數(shù)據(jù)請(qǐng)求信號(hào)A， 與數(shù)據(jù)同步時(shí)鐘CKp—同輸入到相位比較器16。此外，如圖4(j)那樣從數(shù) 據(jù)請(qǐng)求信號(hào)A的輸出延遲時(shí)間AT而從多路選擇器13輸出鎖存信號(hào)B，如圖 4 (k) (n)所示那樣進(jìn)行輸入數(shù)據(jù)的一概讀取，如圖4 (o)所示那樣變換 為串行數(shù)據(jù)而輸出。
這里，在如圖4所示那樣，數(shù)據(jù)請(qǐng)求信號(hào)A和數(shù)據(jù)同步時(shí)鐘CKp的相 位不一致的情況下，通過控制單元26對(duì)可變延遲器30提供延遲時(shí)間，使得 其兩者的相位一致。
通過該控制，如圖5 (c)那樣，對(duì)于數(shù)據(jù)輸出單元11的數(shù)據(jù)請(qǐng)求信號(hào) A'的輸入定時(shí)被延遲，伴隨于此，如圖5 (d) (g)所示那樣來(lái)自數(shù)據(jù)輸出 單元11的各個(gè)數(shù)據(jù)的輸出定時(shí)也被延遲，成為圖5 (h)的數(shù)據(jù)同步時(shí)鐘CKp 和圖5 (i)的數(shù)據(jù)請(qǐng)求信號(hào)A的相位一致的狀態(tài)，即延遲時(shí)間Ta和延遲時(shí) 間Td之和等于m.Tl (或者其整數(shù)倍)。該狀態(tài)是輸入到多路選擇器13的數(shù) 據(jù)的更新定時(shí)和通過圖5 (j)的鎖存信號(hào)B所讀取的定時(shí)之間必有AT的時(shí)間 差的同步狀態(tài)，所以各個(gè)數(shù)據(jù)被如圖5 (k) (n)那樣讀取并變換為串行數(shù) 據(jù)而不會(huì)成為不穩(wěn)定狀態(tài)，并如圖5 (o)那樣按照期望的順序被輸出。
此外，即使在基準(zhǔn)時(shí)鐘CK1的頻率變更的情況下，數(shù)據(jù)信號(hào)產(chǎn)生裝置 20也進(jìn)行同步控制以維持上述關(guān)系，所以可應(yīng)對(duì)寬范圍的數(shù)據(jù)速率。此外，由于數(shù)據(jù)信號(hào)產(chǎn)生裝置20將對(duì)基準(zhǔn)時(shí)鐘CK1進(jìn)行分頻所得到的
信號(hào)提供期望的延遲量而作為數(shù)據(jù)請(qǐng)求信號(hào)A',所以在抖動(dòng)測(cè)定時(shí)，可進(jìn)行 正確的測(cè)定，而沒有所述的PLL方式那樣的通過VCO的抖動(dòng)抑制作用。
另夕卜，在本實(shí)施方式中，表示了多路選擇器13對(duì)并行輸入數(shù)據(jù)一概進(jìn)行 鎖存后變換為串行數(shù)據(jù)的例子，但即使在多路選擇器13與數(shù)據(jù)請(qǐng)求信號(hào)A 的輸出之后的基準(zhǔn)時(shí)鐘CK1同步地以時(shí)間差Tl按照序列順序?qū)斎霐?shù)據(jù)進(jìn) 行鎖存而作為串行數(shù)據(jù)輸出的情況下，也如上所述那樣數(shù)據(jù)請(qǐng)求信號(hào)A和數(shù) 據(jù)同步時(shí)鐘CKp同步，所以每個(gè)序列的鎖存定時(shí)和數(shù)據(jù)更新定時(shí)不重合，并 且串行數(shù)據(jù)的輸出順序也成為期望的順序。 (第2實(shí)施方式)
另外，在上述第1實(shí)施方式中，將通過分頻器15對(duì)基準(zhǔn)時(shí)鐘CK1進(jìn)行 分頻所得到的分頻時(shí)鐘CK2提供給可變延遲器30，但該分頻器15可以兼用 多路選擇器13的控制器13b，此時(shí)，將如圖6所示那樣從多路選擇器13內(nèi) 的控制器13b輸出的數(shù)據(jù)請(qǐng)求信號(hào)A提供給相位比較器16以及可變延遲器 30即可。若是這樣的結(jié)構(gòu)，則可實(shí)現(xiàn)筒單的結(jié)構(gòu)的數(shù)據(jù)信號(hào)產(chǎn)生裝置20。 (第3實(shí)施方式)
此外，在上述第1實(shí)施方式中，對(duì)可變延遲器30輸入了基準(zhǔn)時(shí)鐘CK1 的1/m的頻率的信號(hào)，但如圖7所示的數(shù)據(jù)信號(hào)產(chǎn)生裝置20那樣，可以將兩 個(gè)分頻器41、 42設(shè)置在可變延遲器30的前后。此時(shí)，假設(shè)m^Ma.Mb表示， 將一個(gè)分頻器41的分頻比設(shè)為Ma,將另一個(gè)分頻器42的分頻比設(shè)為Mb。
為了在可變延遲器30的后級(jí)設(shè)置分頻比為Mb的分頻器42從而使數(shù)據(jù) 請(qǐng)求信號(hào)A'的相位延遲2:i,需要對(duì)可變延遲器30設(shè)置(2兀.Mb)的延遲量。 因此，通過可變延遲器30的延遲時(shí)間的分辨率提高為Mb倍。 (第4實(shí)施方式)
此外，在圖7所示的數(shù)據(jù)信號(hào)產(chǎn)生裝置20中，可以省略分頻器41而將 基準(zhǔn)時(shí)鐘CK1直接輸入到可變延遲器30中，并將分頻器42的分頻比設(shè)為m。 另夕卜，如上所述那樣，可變延遲器30的延遲時(shí)間與延遲對(duì)象的時(shí)鐘的周期成比例。
因此，通過省略分頻器41,并將分頻器42的分頻比設(shè)為m,從而可變 延遲器30的延遲對(duì)象成為被分頻之前的基準(zhǔn)時(shí)鐘CK1,所以與上述第1實(shí)施 方式相比，可變延遲器30的延遲時(shí)間的分辨率提高為m倍。(第5實(shí)施方式)
此外，如圖8所示的數(shù)據(jù)信號(hào)產(chǎn)生裝置20那樣，可以是將基準(zhǔn)時(shí)鐘CK1 輸入到抖動(dòng)附加部件51，將附加了抖動(dòng)的CK1'提供給同步部件25和多路選 擇器13的結(jié)構(gòu)。
根據(jù)這樣的結(jié)構(gòu)，數(shù)據(jù)信號(hào)產(chǎn)生裝置20可以將附加了抖動(dòng)的數(shù)據(jù)請(qǐng)求信 號(hào)A'提供給數(shù)據(jù)輸出單元11,由此可產(chǎn)生附加了抖動(dòng)的數(shù)據(jù)信號(hào)，所以能夠 測(cè)定測(cè)定對(duì)象的抗抖動(dòng)力等的特性。 (第6實(shí)施方式)
此外，對(duì)上述的圖3所示的可變延遲器30的移相器31，如圖9所示那 樣，也可以使用主從式的T觸發(fā)器31'。
此時(shí)，分頻時(shí)鐘CK2輸入到T觸發(fā)器31'的輸入端子T,輸出相位相差 90°的主級(jí)31a的輸出Q'和從級(jí)31b的輸出Q,輸入到混頻器32、 33。
另外，在T觸發(fā)器31'中輸入信號(hào)被2分頻，所以需要與作為移相器的 分頻比2對(duì)應(yīng)地考慮在同步部件25中包含的其他分頻器的分頻比，例如在圖 1中，將分頻器15的分頻比設(shè)為m/2。
根據(jù)這樣的結(jié)構(gòu)，能夠?qū)⒖勺冄舆t器設(shè)為簡(jiǎn)單的結(jié)構(gòu)，并且能夠?qū)崿F(xiàn)沒 有限制基準(zhǔn)時(shí)鐘而從接近OHz的低頻率起動(dòng)作的數(shù)據(jù)信號(hào)產(chǎn)生裝置20。
另外，在使用觸發(fā)器電路構(gòu)成90。移相器的情況下，并不限定于上述結(jié) 構(gòu)例子，例如可以是將2分頻設(shè)為2級(jí)從而輸出整體被4分頻的兩個(gè)信號(hào)的 結(jié)構(gòu)。其中，作為使用了觸發(fā)器的移相器的分頻比一般成為2n U為1以上 的整數(shù))，所以在同步部件25中包含的其他分頻器的分頻比例如設(shè)定為m/2n 即可。
此外，在以上說(shuō)明的各個(gè)實(shí)施方式中，說(shuō)明了作為可變延遲器30而使用 了正交調(diào)制器式的可變延遲器的例子，但在本發(fā)明中，作為可變延遲器30也 可以使用電壓控制式的可變延遲器。此時(shí)，控制單元26構(gòu)成為，通過將與相 位比較器16的輸出電壓Vd對(duì)應(yīng)的電壓輸出到可變延遲器30，從而控制可變 延遲器30的延遲量。 (第7實(shí)施方式)
圖7表示應(yīng)用了本發(fā)明的數(shù)據(jù)信號(hào)產(chǎn)生裝置50的結(jié)構(gòu)。另外，在該數(shù)據(jù) 信號(hào)產(chǎn)生裝置50中，對(duì)于與本發(fā)明的第1實(shí)施方式的數(shù)據(jù)信號(hào)產(chǎn)生裝置20 的各個(gè)結(jié)構(gòu)要素相同的結(jié)構(gòu)要素，附加相同的標(biāo)號(hào)并省略說(shuō)明。
13此外，在本實(shí)施方式中，假設(shè)數(shù)據(jù)輸出單元11在每接受基準(zhǔn)時(shí)鐘CK1
的2以上的整數(shù)m分之1頻率的數(shù)據(jù)請(qǐng)求信號(hào)A'時(shí)，將2以上的整數(shù)m比 特的并行數(shù)據(jù)Dp生成2以上的整數(shù)n序列量，并分別輸出到2以上的整數(shù)n 組數(shù)據(jù)變換單元23 ( 1 ) 23 ( n )。
這里，數(shù)據(jù)變換單元23 (1)由在本發(fā)明的第1實(shí)施方式中說(shuō)明的同步 部件25和多路選擇器13構(gòu)成。此外，各個(gè)數(shù)據(jù)變換單元23 (2) 23 (n) 分別具有m對(duì)1的多路選擇器13，分別接受從數(shù)據(jù)輸出單元11輸出的m比 特的并行數(shù)據(jù)Dp2 n,變換為與基準(zhǔn)時(shí)鐘CK1相同速率的串行數(shù)據(jù)Ds2 n后 輸出。
在各個(gè)數(shù)據(jù)變換單元23 (2) 23 (n)中，設(shè)置了用于控制輸入到多路 選擇器13的基準(zhǔn)時(shí)鐘CK1的延遲量的其他系統(tǒng)同步部件40，使得自己的多 路選擇器13的串行變換處理與數(shù)據(jù)輸出單元11的并行數(shù)據(jù)的更新定時(shí)同步。
其他系統(tǒng)同步部件40包括可變延遲器41,對(duì)基準(zhǔn)時(shí)鐘CK1提供延遲； 相位比較器42，檢測(cè)從接受了通過可變延遲器41延遲的基準(zhǔn)時(shí)鐘CK1'的多 路選擇器13輸出的數(shù)據(jù)請(qǐng)求信號(hào)A和從數(shù)據(jù)輸出單元11輸出的數(shù)據(jù)同步時(shí) 鐘CKp之間的相位差；以及控制單元43,接受相位比較器42的輸出，在數(shù) 據(jù)請(qǐng)求信號(hào)A和數(shù)據(jù)同步時(shí)鐘CKp的相位一致的方向上控制可變延遲器41 的延遲量。
另外，該可變延遲器41也是與上述的可變延遲器30相同的正交調(diào)制器 式的可變延遲器，其包括移相器41a、混頻器41b、 41c、加法器41d，其延遲 量根據(jù)控制單元43的直流的控制信號(hào)而被控制。
此外，通過該可變延遲器41可變的延遲量比基準(zhǔn)時(shí)鐘CK1的周期Tl 大，可變延遲時(shí)間m.Tl以上的延遲量。
此外，其他系統(tǒng)同步部件40需要輸出與通過數(shù)據(jù)變換單元23 (1)所輸 出的串行數(shù)據(jù)Dsl同步的串行數(shù)據(jù)Ds2 n。因此，優(yōu)選地，控制單元43控制 可變延遲器41 ，使得數(shù)據(jù)同步時(shí)鐘CKp和鎖存信號(hào)之間的相位差在高精度下 成為4妻近零的值。
通過該其他系統(tǒng)同步部件40，各個(gè)數(shù)據(jù)變換單元23 (2) 23 (n)的串 行變換處理與數(shù)據(jù)同步時(shí)鐘CKp同步，由此所有的數(shù)據(jù)變換單元23 ( 1 ) 23 (n)對(duì)于數(shù)據(jù)輸出單元ll設(shè)定為同步的狀態(tài)。
另外，假設(shè)從數(shù)據(jù)輸出單元11輸出的數(shù)據(jù)同步時(shí)鐘CKp對(duì)所有的數(shù)據(jù)
14變換單元23 (1) 23 (n)以同相來(lái)提供。此外，對(duì)于輸入到數(shù)據(jù)變換單元23 ( 1 )~23 (n)的基準(zhǔn)時(shí)鐘CK1，不一定必須以同相來(lái)提供，即使相位偏差，其他系統(tǒng)同步部件40的可變延遲器41也吸收其相位偏差量。
這樣，實(shí)施方式的數(shù)據(jù)信號(hào)產(chǎn)生裝置50根據(jù)控制提供給數(shù)據(jù)輸出單元11的數(shù)據(jù)請(qǐng)求信號(hào)A'的延遲量的第1同步部件25，確立一個(gè)數(shù)據(jù)變換單元23 ( 1 )和數(shù)據(jù)輸出單元11之間的同步，對(duì)于其他的數(shù)據(jù)變換單元23 (2) 23 (n)是根據(jù)控制輸入到多路選擇器13的基準(zhǔn)時(shí)鐘CK1的延遲量的其他系統(tǒng)同步部件40來(lái)確立，所以與以往那樣的通過復(fù)位的同步確定方法相比，能夠非?？斓卦O(shè)為同步狀態(tài)，能夠馬上輸出期望的n通道的串行數(shù)據(jù)。
另外，在本實(shí)施方式中，可以從數(shù)據(jù)信號(hào)產(chǎn)生裝置50的外部輸入數(shù)據(jù)同步時(shí)鐘CKp，將所有的數(shù)據(jù)變換單元設(shè)為與由多路選擇器13以及其他系統(tǒng)同步部件40構(gòu)成的數(shù)據(jù)變換單元23 (2) 23 (n)相同的結(jié)構(gòu)。
此外，在本實(shí)施方式中，說(shuō)明了數(shù)據(jù)變換單元23 (1)是由在本發(fā)明的第1實(shí)施方式中說(shuō)明的多路選擇器13、分頻器15、相位比較器16、控制單元26以及可變延遲器30構(gòu)成的例子，但可以將數(shù)據(jù)變換單元23 ( 1 )由在第2 第6實(shí)施方式中說(shuō)明的任一同步部件25和多路選擇器13構(gòu)成。
如在上述說(shuō)明那樣，在可變延遲器30中的總延遲量只要能夠控制為如圖5所示那樣在數(shù)據(jù)輸出單元11中的并行數(shù)據(jù)((c) (f))的更新定時(shí)和鎖存定時(shí)(在(g)表示的鎖存信號(hào)B的上升定時(shí))不一致即可，因此，例如100ps左右即可。
相對(duì)于此，在基準(zhǔn)時(shí)鐘CK1設(shè)定在例如100MHz 12,5GHz的寬范圍的情況下，在可變延遲器41中的總延遲量需要最大(1/lOOMHz) .m=10nsxm(m為分頻比)的大的總延遲量。此時(shí)，優(yōu)選使用正交調(diào)制器式。
權(quán)利要求
1. 一種數(shù)據(jù)信號(hào)產(chǎn)生裝置，包括數(shù)據(jù)輸出單元(11)，接受基準(zhǔn)時(shí)鐘的2以上的整數(shù)m分之1頻率的數(shù)據(jù)請(qǐng)求信號(hào)，輸出所述2以上的整數(shù)m比特的并行數(shù)據(jù)和與該并行數(shù)據(jù)同步的數(shù)據(jù)同步時(shí)鐘；所述2以上的整數(shù)m對(duì)1的多路選擇器，基于所述基準(zhǔn)時(shí)鐘被所述2以上的整數(shù)m分頻的鎖存信號(hào)，接受從所述數(shù)據(jù)輸出單元輸出的并行數(shù)據(jù)，輸出所述基準(zhǔn)時(shí)鐘的速率的串行的數(shù)據(jù)信號(hào)；以及同步部件(25)，包含比較所述數(shù)據(jù)同步時(shí)鐘的相位和所述鎖存信號(hào)的相位的相位比較器(16)，使從所述數(shù)據(jù)輸出單元輸出的該并行數(shù)據(jù)和所述鎖存信號(hào)同步，其特征在于，所述同步部件包括控制單元(26)，生成對(duì)應(yīng)于所述相位比較器的比較結(jié)果的控制信號(hào)；以及可變延遲器(30)，對(duì)基準(zhǔn)時(shí)鐘或者被所述2以上的整數(shù)m以下的分頻率分頻的分頻時(shí)鐘提供對(duì)應(yīng)于所述控制信號(hào)的量的延遲。
2. 如權(quán)利要求1所述的數(shù)據(jù)信號(hào)產(chǎn)生裝置，其特征在于，所述可變延遲器為正交調(diào)制器式。
3. 如權(quán)利要求2所述的數(shù)據(jù)信號(hào)產(chǎn)生裝置，其特征在于，所述可變延遲器包括移相器(31)，接受所述基準(zhǔn)時(shí)鐘或者被所述2以上的整數(shù)m以下的分頻率分頻的分頻時(shí)鐘作為輸入信號(hào)，輸出具有90°相位差的兩個(gè)信號(hào)；第1混頻器(32)，對(duì)所述移相器的一個(gè)輸出信號(hào)乘以第1直流電壓；第2混頻器(33),對(duì)所述移相器的另一個(gè)輸出信號(hào)乘以第2直流電壓；以及合成部件(34)，合成所述第1混頻器的輸出信號(hào)和所述第2混頻器的輸出信號(hào)，從而輸出使所述輸入信號(hào)延遲了對(duì)應(yīng)于所述第1直流電壓和所述第2直流電壓之比的時(shí)間量的信號(hào)。
4. 如權(quán)利要求3所述的數(shù)據(jù)信號(hào)產(chǎn)生裝置，其特征在于，所述移相器由觸發(fā)器電路(31')構(gòu)成，所述觸發(fā)器電路(31')輸出所述輸入信號(hào)的1/2"的頻率且相位相差90。的兩個(gè)信號(hào)，設(shè)n為1以上的整數(shù)。
5. 如權(quán)利要求1所述的數(shù)據(jù)信號(hào)產(chǎn)生裝置，其特征在于，所述數(shù)據(jù)信號(hào)產(chǎn)生裝置還包括至少一個(gè)其他系統(tǒng)的所述2以上的整數(shù)m對(duì)1的多路選擇器(13)以及其他系統(tǒng)同步部件(40)，所述數(shù)據(jù)輸出單元對(duì)所述各個(gè)其他系統(tǒng)同步部件輸出所述數(shù)據(jù)同步時(shí)鐘，同時(shí)對(duì)其他系統(tǒng)的所述各個(gè)2以上的整l丈m對(duì)1的多路選擇器分別輸出與所述數(shù)據(jù)同步時(shí)鐘同步的所述2以上的整數(shù)m比特的并行數(shù)據(jù)，所述其他系統(tǒng)同步部件使所述數(shù)據(jù)同步時(shí)鐘和對(duì)應(yīng)的所述2以上的整數(shù)m對(duì)1的多路選擇器中的所述鎖存信號(hào)同步。
6. 如權(quán)利要求5所述的數(shù)據(jù)信號(hào)產(chǎn)生裝置，其特征在于，所述其他系統(tǒng)同步部件包括相位比較器(42),比較所述數(shù)據(jù)同步時(shí)鐘的相位和所述鎖存信號(hào)的相位；控制單元(43 ),生成對(duì)應(yīng)于所述相位比較器的比較結(jié)果的控制信號(hào)；以及可變延遲器(41),對(duì)所述基準(zhǔn)時(shí)鐘提供與該控制信號(hào)對(duì)應(yīng)的量的延遲。
7. 如權(quán)利要求6所述的數(shù)據(jù)信號(hào)產(chǎn)生裝置，其特征在于，所述其他系統(tǒng)同步部件的可變延遲器為正交調(diào)制器式。
全文摘要
本發(fā)明的目的在于提供一種數(shù)據(jù)信號(hào)產(chǎn)生裝置，其能夠以小規(guī)模的結(jié)構(gòu)并且即使對(duì)寬范圍的數(shù)據(jù)速率也不會(huì)成為不穩(wěn)定狀態(tài)地輸出所期望的順序的串行數(shù)據(jù)，也能夠應(yīng)對(duì)抖動(dòng)測(cè)定。在本發(fā)明的數(shù)據(jù)信號(hào)產(chǎn)生裝置中，用于使數(shù)據(jù)輸出單元(11)和多路選擇器(13)同步的同步部件(25)包括相位比較器(16)，將數(shù)據(jù)輸出單元(11)在并行數(shù)據(jù)的更新定時(shí)所同步輸出的數(shù)據(jù)同步時(shí)鐘(CKp)、和在多路選擇器(13)內(nèi)對(duì)基準(zhǔn)時(shí)鐘CK1進(jìn)行m分頻所得且決定串行變換動(dòng)作的定時(shí)的信號(hào)(A)之間的相位進(jìn)行比較；正交調(diào)制器式的可變延遲器(30)，對(duì)數(shù)據(jù)請(qǐng)求信號(hào)(A′)提供期望的延遲；以及控制單元(26)，根據(jù)相位比較器(16)的輸出而控制提供給可變延遲器(30)的直流控制信號(hào)，使數(shù)據(jù)輸出單元(11)的并行數(shù)據(jù)的更新定時(shí)和多路選擇器(13)的串行變換動(dòng)作同步。
文檔編號(hào)H04L7/08GK101467384SQ200780018989
公開日2009年6月24日 申請(qǐng)日期2007年3月26日 優(yōu)先權(quán)日2006年3月31日
發(fā)明者山口和彥, 藤沼一弘 申請(qǐng)人:安立股份有限公司