一種雙通道高速模擬數(shù)字信號采集處理板卡的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及用于通信領(lǐng)域的模擬-數(shù)字信號采集處理板卡，尤其涉及一種雙通道高速模擬數(shù)字信號采集處理板卡。
【背景技術(shù)】
[0002]模擬-數(shù)字信號采集處理應(yīng)用在通信技術(shù)的基礎(chǔ)階段，信號采集處理的優(yōu)劣程度直接影響到通信結(jié)果的準(zhǔn)確性。目前市場上的模擬-數(shù)字信號采集處理板卡大多規(guī)格各異，接口種類繁多，在與其他設(shè)備或板卡對接時容易出現(xiàn)尺寸或接口不匹配的問題。

【發(fā)明內(nèi)容】

[0003]鑒于現(xiàn)有技術(shù)存在的問題和缺陷，本發(fā)明的目的是提供一種雙通道高速模擬數(shù)字信號采集處理板卡。該板卡采用成熟可靠的元器件，以FPGA及DSP作為核心信號采集處理器件，輔以規(guī)范的電路設(shè)計，保證信號采集處理的準(zhǔn)確性和高效性。
[0004]本發(fā)明采取的技術(shù)方案是:一種雙通道高速模擬數(shù)字信號采集處理板卡，其特征在于:該板卡包括分別通過SR10總線和I / 0端口連接的現(xiàn)場可編程門陣列FPGA和數(shù)字信號處理器DSP ;四片動態(tài)隨機(jī)存取存儲器DDR3 SDRAM;兩片串行電擦除可編程只讀存儲器SPI EEPR0M ;兩片串行閃存存儲器SPI FLASH ;兩片差分放大器；模數(shù)轉(zhuǎn)換器；非易失閃存存儲器NAND FLASH ;以太網(wǎng)收發(fā)器；PC1-eXpreSS連接器；該板卡還包括分別與時鐘相連接的時鐘選擇芯片和時鐘管理芯片；其中，兩路模擬信號由SMA接口 1及SMA接口 2分別接入差分放大器1和差分放大器2，差分放大器1和差分放大器2分別通過模數(shù)轉(zhuǎn)換器與現(xiàn)場可編程門陣列FPGA連接，USB接口通過信號轉(zhuǎn)換器與現(xiàn)場可編程門陣列FPGA連接，動態(tài)隨機(jī)存取存儲器DDR3 SDRAM 1、動態(tài)隨機(jī)存取存儲器DDR3 SDRAM 2、串行電擦除可編程只讀存儲器SPI EEPR0M 1和串行閃存存儲器SPI FLASH 1分別與現(xiàn)場可編程門陣列FPGA連接，動態(tài)隨機(jī)存取存儲器DDR3 SDRAM 3、動態(tài)隨機(jī)存取存儲器DDR3 SDRAM 4、串行電擦除可編程只讀存儲器SPI EEPR0M 2和串行閃存存儲器SPI FLASH 2分別與數(shù)字信號處理器DSP連接，現(xiàn)場可編程門陣列FPGA通過PCLE總線與PC1-express連接器連接，數(shù)字信號處理器DSP通過以太網(wǎng)收發(fā)器連接到RJ45接口。
本發(fā)明的特點(diǎn)及有益效果是:1、本設(shè)計采用成熟可靠的元器件，輔以規(guī)范的電路設(shè)計，保證信號采集處理的準(zhǔn)確性和高效性。2、采用標(biāo)準(zhǔn)3U板卡尺寸，可與標(biāo)準(zhǔn)3U機(jī)箱匹配。3、采用標(biāo)準(zhǔn)PC1-express連接器，方便與有相應(yīng)接口的機(jī)箱或板卡進(jìn)行對接，實現(xiàn)本信號采集處理板卡與系統(tǒng)其他結(jié)構(gòu)的數(shù)據(jù)交互。
【附圖說明】
[0005]圖1為本發(fā)明電路連接框圖；
圖2為板卡及PC1-express連接器結(jié)構(gòu)示意圖；
圖3為與板卡對接的PC1-express連接器結(jié)構(gòu)示意圖。
【具體實施方式】
[0006]以下結(jié)合附圖對本發(fā)明作進(jìn)一步說明:
參照圖1，本設(shè)計是一款集成高速模數(shù)轉(zhuǎn)換器(以下簡稱ADC)、高速現(xiàn)場可編程門陣列(以下簡稱FPGA)和高速數(shù)字信號處理器(以下簡稱DSP)的高速模擬-數(shù)字信號采集處理及數(shù)據(jù)存儲處理板卡，支持兩路中頻同步模擬-數(shù)字信號采樣，支持最高250MSps模擬-數(shù)字采樣速率，支持外部采樣時鐘。
[0007]本設(shè)計通過FPGA及DSP對數(shù)字信號進(jìn)行處理，并將數(shù)據(jù)導(dǎo)入高速動態(tài)隨機(jī)存取存儲器(以下簡稱DDR3 SDRAM)進(jìn)行存儲。
[0008]采用以太網(wǎng)接口(即RJ45接口)、PC1-express連接器和USB接口與外部進(jìn)行數(shù)據(jù)交互。
[0009]提供DDR3 SDRAM和其他多種存儲器進(jìn)行數(shù)據(jù)存儲。
[0010]本發(fā)明電路設(shè)計原理:兩路模擬信號由SMA接口 1及SMA接口 2分別接入兩片差分放大器進(jìn)行信號放大處理，然后分別通過模數(shù)轉(zhuǎn)換器(模擬數(shù)字轉(zhuǎn)換芯片，以下簡稱ADC)進(jìn)行模擬數(shù)字轉(zhuǎn)換，轉(zhuǎn)換后得到的數(shù)字信號進(jìn)入FPGA進(jìn)行初步處理和分配。然后經(jīng)由SR10總線與DSP進(jìn)行數(shù)據(jù)傳輸，由DSP進(jìn)行數(shù)字信號的處理和存儲分配工作。
[0011]時鐘:本設(shè)計采用四個時鐘、一片時鐘選擇芯片和兩片時鐘管理芯片，其中，時鐘1和SMA接口 3通過時鐘選擇芯片與模數(shù)轉(zhuǎn)換器連接，時鐘2與FPGA連接，時鐘3和時鐘4分別通過時鐘管理芯片1和時鐘管理芯片2與DSP連接。ADC的采樣時鐘由內(nèi)部時鐘或外部時鐘提供。內(nèi)部采樣時鐘由板卡上時鐘1提供，外部時鐘信號通過SMA接口 3提供，并通過時鐘選擇芯片進(jìn)行選通。FPGA系統(tǒng)時鐘由時鐘2提供。時鐘管理芯片1和時鐘管理芯片2分別對時鐘3和時鐘4進(jìn)行分頻處理。其中，時鐘管理芯片1為DSP提供系統(tǒng)時鐘、核時鐘、DDR時鐘；時鐘管理芯片2為DSP提供參考時鐘、SR10時鐘。
[0012]存儲:四片DDR3 SDRAM芯片分別與FPGA和DSP相連，用于存儲數(shù)字信號。
[0013]SPI EERROM 1、SPI FLASH 1 與 FPGA相連，用于存儲 FPGA 的配置信息。SPI EERR0M2,SPI FLASH 2與DSP相連，用于存儲DSP的配置信息。NAND FLASH用于存儲FPGA和DSP的交互數(shù)據(jù)。
[0014]接口:本板卡采用USB接口與外部進(jìn)行數(shù)據(jù)交互，傳輸當(dāng)前的各種板卡狀態(tài)和采樣信息，實現(xiàn)遙控和監(jiān)控的目的。采用以太網(wǎng)RJ45接口，實現(xiàn)DSP通過Gigabit Ethernet與外部的數(shù)據(jù)傳輸。采用PC1-express總線標(biāo)準(zhǔn)接口，實現(xiàn)FPGA通過PC1-express總線(PCIe總線)與外部的數(shù)據(jù)傳輸。PC1-express連接器安裝在本板卡的右側(cè)，如圖2所示。與本板卡對接的PC1-express連接器如圖3所示，PC1-express連接器包括連接器XJ1、連接器XP2、連接器XP3和連接器XP4，四個獨(dú)立的連接器均為符合CPCI規(guī)范的標(biāo)準(zhǔn)連接器，分別與板卡上的連接器XP1、連接器XJ2、連接器XJ3和連接器XJ4匹配對接。
[0015]電源:連接器XJ1與12V直流電源相連，通過其對插連接器XP1為本板卡提供12V直流電壓，作為本板卡工作電源，經(jīng)過不同電壓轉(zhuǎn)換模塊，轉(zhuǎn)換為板卡上器件所需工作電壓。
[0016]主要器件廠家及型號:
現(xiàn)場可編程門陣列FPGA:賽靈思(XILINX)XC7K325T-FFG900 ；數(shù)字信號處理器DSP:德州儀器(TI) TMS320C6670 ；
差分放大器:德州儀器(TI) LMH6554;
模數(shù)轉(zhuǎn)換器:德州儀器(TI) ADS42LB69 ;
高速動態(tài)隨機(jī)存取存儲器DDR3 SDRAM:鎂光(MICRON) MT41J256M8 ；
非易失閃存存儲器 NAND FLASH:恒憶(NUMONYX) NAND512R3A2S ；
串行閃存存儲器SPI FLASH:恒憶(NUMONYX) N25Q128A ；
串行電擦除可編程只讀存儲器SPI EEPR0M:愛特梅爾(ATMEL) AT25128B ；以太網(wǎng)收發(fā)器:美滿(MARVELL) 88E1111 ；
USB信號轉(zhuǎn)換器:飛特帝亞(FTDI) FT245R ；
時鐘管理芯片:德州儀器(TI)CDCE62005RGZT ；
時鐘選擇芯片:ICS公司ICS8533-AG01 ；
PC1-express 連接器(XP1):ERNI 電子 254992 ；
PC1-express 連接器(XJ2、XJ3):ERNI 電子 973028 ；
PC1-express 連接器(XJ4):ERNI 電子 214443。
【主權(quán)項】
1.一種雙通道高速模擬數(shù)字信號采集處理板卡，其特征在于:該板卡包括分別通過SR1總線和I / 0端口連接的現(xiàn)場可編程門陣列FPGA和數(shù)字信號處理器DSP ;四片動態(tài)隨機(jī)存取存儲器DDR3 SDRAM;兩片串行電擦除可編程只讀存儲器SPI EEPROM ;兩片串行閃存存儲器SPI FLASH ;兩片差分放大器；模數(shù)轉(zhuǎn)換器；非易失閃存存儲器NAND FLASH ;以太網(wǎng)收發(fā)器；pc1-express連接器；該板卡還包括分別與時鐘相連接的時鐘選擇芯片和時鐘管理芯片；其中，兩路模擬信號由SMA接口 1及SMA接口 2分別接入差分放大器1和差分放大器2，差分放大器1和差分放大器2分別通過模數(shù)轉(zhuǎn)換器與現(xiàn)場可編程門陣列FPGA連接，USB接口通過信號轉(zhuǎn)換器與現(xiàn)場可編程門陣列FPGA連接，動態(tài)隨機(jī)存取存儲器DDR3 SDRAM1、動態(tài)隨機(jī)存取存儲器DDR3 SDRAM 2、串行電擦除可編程只讀存儲器SPI EEPROM 1和串行閃存存儲器SPI FLASH 1分別與現(xiàn)場可編程門陣列FPGA連接，動態(tài)隨機(jī)存取存儲器DDR3SDRAM 3、動態(tài)隨機(jī)存取存儲器DDR3 SDRAM 4、串行電擦除可編程只讀存儲器SPI EEPROM 2和串行閃存存儲器SPI FLASH 2分別與數(shù)字信號處理器DSP連接，現(xiàn)場可編程門陣列FPGA通過PCLE總線與PC1-express連接器連接，數(shù)字信號處理器DSP通過以太網(wǎng)收發(fā)器連接到RJ45 接口。2.根據(jù)權(quán)利要求1所述的一種雙通道高速模擬數(shù)字信號采集處理板卡，其特征在于:該板卡采用四個時鐘、一片時鐘選擇芯片和兩片時鐘管理芯片，其中，時鐘1和SMA接口 3通過時鐘選擇芯片與模數(shù)轉(zhuǎn)換器連接，時鐘2與FPGA連接，時鐘3和時鐘4分別通過時鐘管理芯片1和時鐘管理芯片2與DSP連接。3.根據(jù)權(quán)利要求2所述的一種雙通道高速模擬數(shù)字信號采集處理板卡，其特征在于:PC1-express連接器安裝在板卡的右側(cè)，PC1-express連接器包括連接器XJ1、連接器XP2、連接器XP3和連接器XP4，分別與板卡上的接口 XP1、接口 XJ2、接口 XJ3和接口 XJ4匹配對接。
【專利摘要】本發(fā)明公開了一種雙通道高速模擬數(shù)字信號采集處理板卡。該板卡包括FPGA、DSP、四片DDR3？SDRAM、兩片SPI？EEPROM；兩片SPI？FLASH、兩片差分放大器、模數(shù)轉(zhuǎn)換器、NAND？FLASH；以太網(wǎng)收發(fā)器和PCI-express連接器；還包括分別與時鐘相連接的時鐘選擇芯片和時鐘管理芯片。本設(shè)計采用成熟可靠的元器件，輔以規(guī)范的電路設(shè)計，保證信號采集處理的準(zhǔn)確性和高效性。采用標(biāo)準(zhǔn)3U板卡尺寸，可與標(biāo)準(zhǔn)3U機(jī)箱匹配。采用標(biāo)準(zhǔn)PCI-express連接器，方便與有相應(yīng)接口的機(jī)箱或板卡進(jìn)行對接，實現(xiàn)本信號采集處理板卡與系統(tǒng)其他結(jié)構(gòu)的數(shù)據(jù)交互。
【IPC分類】G06F13/40
【公開號】CN105320633
【申請?zhí)枴緾N201510803973
【發(fā)明人】李羚梅, 蘇曉旭, 張鵬泉, 范玉進(jìn), 曹曉東, 褚孝鵬, 邱惠昌, 楊松楠, 劉政鵬
【申請人】天津光電通信技術(shù)有限公司
【公開日】2016年2月10日
【申請日】2015年11月20日