專利名稱：一種適用于以太網(wǎng)的dsp接收均衡電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬集成電路技術(shù)領(lǐng)域，具體分析涉及一種適用于10/100Base-TX以太網(wǎng)的DSP接收均衡電路。
對于接收均衡，有些解決方案[2]采用模擬電路實(shí)現(xiàn)，通過三階零極點(diǎn)位置可調(diào)的高通模擬濾波器補(bǔ)償信道的衰減。這一解決方案只能針對特定情況的信道，靈活性差，而且性能(包括信噪比、誤碼率等)難以估計(jì)，傳輸距離只能達(dá)到100米的最低要求。另外模擬電路容易受到工藝的影響，可移植性差。
在數(shù)字通信中大量采用數(shù)字濾波器，通過判決反饋均衡(DFE)與最小均方(LMS)算法可以實(shí)現(xiàn)對非特定信道的自適應(yīng)均衡[3]，而且采用數(shù)字均衡方案可以準(zhǔn)確知道信噪比與誤碼率。但由于信道情況惡劣引起誤收斂，采用傳統(tǒng)的判決反饋均衡無法達(dá)到100米的傳輸距離要求。參考資料[1]Carrier Sense Multiple Access With Collision Detection(CSMA/CD)Access Method andPhysical Layer Specification，ANSI/IEEE Standard802.3，2000Edition.[2]A CMOS Transceiver for 10-Mb/s and100-Mb/s Ethernet James Everitt[3]Digital Communications(Third Edition)John G.Proakis
本發(fā)明提出的適用于10/100Base-TX以太網(wǎng)的DSP接收均衡電路，是以傳統(tǒng)的判決反饋均衡器(DFE)為基礎(chǔ)，在其模擬前端增加一階零極點(diǎn)位置可調(diào)的高頻預(yù)增益電路(HFB)、自動(dòng)增益控制電路(AGC)和基帶漂移(BLW)補(bǔ)償電路。其總體結(jié)構(gòu)框圖如圖1所示。
在判決反饋均衡(DFE)的模擬前端增加一階零極點(diǎn)位置可調(diào)的高頻預(yù)增益電路(HFB)，可通過數(shù)字算法調(diào)節(jié)具體零極點(diǎn)位置，使接收的信號(hào)可以收斂于正確的判決。
在判決反饋均衡(DFE)的模擬前端增加自動(dòng)增益控制電路(AGC)，可通過數(shù)字算法調(diào)節(jié)具體增益值，使接收的信號(hào)有合適的幅度，提高均衡性能。
在判決反饋均衡(DFE)的模擬前端增加基帶漂移(BLW)補(bǔ)償電路，可通過數(shù)字算法調(diào)節(jié)補(bǔ)償量，避免因?yàn)榘l(fā)送長連1信號(hào)在通過外部傳輸變壓器時(shí)的低頻分量損失。
上述均衡電路中，均衡主體(圖1中equ_sum模塊)采用判決反饋均衡器(DFE)，結(jié)構(gòu)如圖2所示。
(1)、新型基帶漂移補(bǔ)償(Base Line Wander Canceller)電路根據(jù)協(xié)議[1]規(guī)定，100Base-TX采用MLT-3編碼，具體規(guī)則如下表

其中符號(hào)S-1，S0，S+1分別代表傳輸正電平，零電平與負(fù)電平，可以歸一化為+1，0，-1。
簡單的一組編波形如圖3。
顯然，如果輸入數(shù)據(jù)為長連0，則編碼波形輸出將一直保持不變，可以有長時(shí)間的+1或-1的情況。
由于以太網(wǎng)使用雙絞線傳輸信號(hào)，根據(jù)協(xié)議[1]規(guī)定與設(shè)計(jì)定義，在芯片與外圍雙絞線接口處采用傳輸變壓器將編碼波形傳輸出去，在數(shù)據(jù)接收端同樣通過變壓器接收。如圖4所示。
由于變壓器是高通元件，直流信號(hào)無法通過，因此，如果傳輸碼型為上面所述長時(shí)間的+1或-1的情況，或者更有可能的，+1出現(xiàn)次數(shù)在一段時(shí)間內(nèi)遠(yuǎn)遠(yuǎn)多于-1，那么在接收端將有直流電平的損失，這種情況稱為基帶漂移(Base Line Wander，BLW)，一種情況如圖5所示，更一般的情況如圖6。
下面具體討論BLW造成的結(jié)果由于信號(hào)為差分輸出/輸入，輸出端為Vo+/Vo-，輸入端為Vi+/Vi-。
Vo＝Vo+-Vo-，Vi＝Vi+-Vi-，假設(shè)輸出信號(hào)有正的直流分量，例如連續(xù)輸出+1，引起B(yǎng)LW，造成Vo+與Vo-都損失直流分量而0靠近，損失為ΔV。
在接收端，Vi+＝Vo+-ΔV，Vi-＝Vo-+ΔV，Vi＝Vi+-Vi-＝(Vo+-ΔV)-(Vo-+ΔV，)＝Vo-2ΔV顯然，BLW對信號(hào)只產(chǎn)生平移，而沒有衰減。前面圖5/6也可說明這一結(jié)論。
以上解釋了BLW的原因，顯然，這種情況會(huì)影響接收質(zhì)量。
而且，DSP均衡器只能補(bǔ)償衰減，對于信號(hào)平移無法直接處理。因此需要通過一個(gè)模擬模塊專門將電平做相反的平移抵消BLW的影響，同時(shí)在均衡器中實(shí)現(xiàn)一種反饋控制系統(tǒng)控制相反的平移量的大小。
關(guān)于通過相反電平位移實(shí)現(xiàn)抵消BLW的電路結(jié)構(gòu)。
文獻(xiàn)[2]中一種電路結(jié)構(gòu)如圖7，輸入電壓為接收波形inp/inm相當(dāng)于Vi+/Vi-，輸出Voutp/Voutm為經(jīng)過電平反向位移的波形。
原理如下inp/inm通過串聯(lián)電阻R/2R/R，Voutp/Voutm在2R節(jié)點(diǎn)兩端輸出。Voutp/Voutm各通過固定電流源I接地，通過上拉電流鏡分別有電流IM5/IM6流入Voutp/Voutm。
由于左邊控制電路和電流鏡作用，有IM5+IM6＝2I，或者IM5＝(I+ΔI)，IM6＝(I-ΔI)。ΔI由外部控制。
可以聯(lián)立方程I(R+)＝(Vi+-Voutp)/RI(R-)＝(Voutm-Vi-)/RI(2R)＝(Voutp-Voutm)/2R(I+ΔI)+I(R+)＝I+I(2R)I(2R)+(I-ΔI)+I(R-)＝I可以解得Voutp＝(3Vi++Vi-)/4-ΔIR/2Voutm＝(Vi++3Vi-)/4+ΔIR/2這樣經(jīng)過BLW補(bǔ)償電路后輸出共摸電平(Voutp+Voutm)/2＝輸入共模電平(Vi++Vi-)/2
輸出差摸電平(Voutp-Voutm)＝(Vi+-Vi-)/2-ΔIR即Vo＝Vi/2-ΔIR這樣，該電路可以實(shí)現(xiàn)電平位移ΔIR。
這一電路的缺點(diǎn)首先，Vo＝Vi/2-ΔIR，輸出被衰減了一半，對于后面均衡級(jí)不利。
第二，如果電平位移0.5V，ΔIR＝0.5V，如果R＝25ohm，ΔI＝20mA，這在CMOS集成電路中是很大的電流與很大的功耗。
第三，在集成電路內(nèi)部使用電阻是應(yīng)該盡量避免的，因?yàn)樵谄霞呻娮璧木扰c匹配性都不如晶體管好。
另一種可能方案是用D/A產(chǎn)生方向補(bǔ)償量，然后與輸入求和，但需要設(shè)計(jì)D/A，電路復(fù)雜，功耗大。
本發(fā)明提出的基帶漂移補(bǔ)償(BLW)電路，由源端短接的差分NMOS對管M1/M2和M4/M5、柵端短接的PMOS電流鏡M3/M7和M6/M8經(jīng)電路連接組成，電路結(jié)構(gòu)如圖8所示。其中，M1的柵端接in+，M2的柵漏短接接out+；M3/M7柵端為BLW_ctrl，源端都接正電源vcc，M3漏端接M2漏端，M7漏端接I3正端，并與M8漏端短接；M4/M5為M1/M2的對稱部分，M4的柵端接in-，M5的柵漏短接接out-；M8柵漏短接，源端都接正電源vcc，M6漏端接M4漏端，M8漏端接I3正端，并與M7漏端短接。
上述in+，in-為輸入，out+，out-為輸出。
I1、I2、I3為偏置電流，假設(shè)三組電路模塊都有電流I從正端到gnd。
M1/M2/M3組成in+到out+的電平位移級(jí)。
M4/M5/M6組成in-到out-的電平位移級(jí)，工作原理與M1/M2/M3一樣。
中間M7/M8為電流控制級(jí)。
以一邊的電平位移級(jí)M1/M2/M3為例說明電路工作原理由于偏置提供I電流，有IM1+IM2＝I。
由于M3/M7為電流鏡，IM2＝IM3＝IM7。
IM7電流大小由BLW_ctrl控制，如果BLW_ctrl與M7/M8漏端短接則有IM7＝I/2，更一般的情況，IM7＝k(VBLW_ctrl-Vt7)2＝I/2+ΔI。
這樣，有IM2＝I/2+ΔI
IM1＝I/2-ΔI如果M1與M2有相同的寬長比，有IM1＝β/2(Vin+-Vs-Vt1)2IM2＝β/2(Vout+-Vs-Vt2)2(β＝unCoxW/L，為管子參數(shù))假設(shè)Vt1＝Vt2＝Vt，有Vout+＝Vin++((I-2ΔI)/β)1/2-((I+2ΔI)/β)1/2在另一邊，IM8＝I-IM7＝I/2-ΔI，同樣可推導(dǎo)有Vout-＝Vin-+((I+2ΔI)/β)1/2-((I-2ΔI)/β)1/2這樣經(jīng)過BLW補(bǔ)償電路后輸出共摸電平(Vo++Vo-)/2＝輸入共模電平(Vin++Vin-)/2輸出差摸電平(Vout+-Vout-)＝(Vin+-Vin-)-2(((I+2ΔI)/β)1/2-((I-2ΔI)/β)1/2)即Vo＝Vi-ΔV，其中ΔV＝2(((I+2ΔI)/β)1/2-((I-2ΔI)/β)1/2)這樣，該電路可以實(shí)現(xiàn)電平位移ΔV。
偏移量最大(ΔImax＝I/2)為ΔVmax＝2(2I/β)1/2實(shí)際上由于襯偏效應(yīng)，Vt1與Vt2略有差異，但影響不大。另外，三路電流也不必都是I，輸入輸出管W/L不一定相等，但電路原理是相同的。
與現(xiàn)有技術(shù)相比，本發(fā)明使用的BLW電路，沒有衰減，不用電阻。即使要求最大偏移量為0.5V也只需100μA數(shù)量級(jí)的偏置電流，為原方案功耗的1/100左右。
仿真結(jié)果見圖9所示。實(shí)線波形為輸入in+，虛線波形為調(diào)整輸出out+，可以看到通過合適的BLW_ctrl電壓，可以使幅度很大的電壓偏移恢復(fù)。
關(guān)于對BLW抵消的控制傳統(tǒng)方案用電荷泵濾波，電荷泵電流I＝25uA，電容C，如果最大偏移量的控制電壓ΔV為0.5V，在1000周期(每周期t＝8ns)內(nèi)從零調(diào)整到最大偏移，則有ΔQ＝I*1000t＞CΔV，可求得C＜400pF。
然而C如果很小會(huì)引起控制電壓抖動(dòng)，影響均衡效果，因此從穩(wěn)定性角度，C越大越好。
綜合兩方面考慮，C~350pF。
缺點(diǎn)電容太大，不宜集成。
另外，在均衡收斂之前BLW工作有可能使均衡收斂失敗。
本發(fā)明采用電荷泵濾波，并在數(shù)字反饋處加上調(diào)節(jié)占空比控制，簡單的說，數(shù)字反饋控制累計(jì)向正/負(fù)方向的調(diào)節(jié)，正向調(diào)節(jié)累加器+1，負(fù)向調(diào)節(jié)累加器-1，只有累加器超過+/-閾值才對電荷泵做一次電壓調(diào)節(jié)。
由于數(shù)字反饋控制累計(jì)相當(dāng)于均勻?yàn)V波，可以顯著減小抖動(dòng)。另外控制累加器+/-閾值相當(dāng)于控制濾波系數(shù)，因此可以用較小電容實(shí)現(xiàn)很小的抖動(dòng)。
設(shè)計(jì)結(jié)果相同條件下C＝30pF就可以忽略控制電壓抖動(dòng)對均衡結(jié)果的影響。另外在均衡收斂之前用較大的+/-閾值可以調(diào)節(jié)濾波系數(shù)，有效防止誤收斂。
優(yōu)點(diǎn)所需電容值為原方案1/10，面積大大節(jié)省。可有效防止誤收斂。
本發(fā)明中使用的高頻預(yù)增益電路(HFB)和自動(dòng)增益控制電路和(AGC)均為常規(guī)電路。
本發(fā)明提出的DSP接收均衡電路傳輸距離大大生長，傳輸性能大為改善。傳輸距離可達(dá)160米以上，比傳統(tǒng)模擬方案提高60米左右。而且信噪比也有準(zhǔn)確反映，具體指標(biāo)如下表，誤碼率遠(yuǎn)遠(yuǎn)低于10-10的協(xié)議要求。



圖1為本發(fā)明的數(shù)字均衡總體框圖。
圖2為本發(fā)明判決反饋均衡器結(jié)構(gòu)圖。
圖3為本發(fā)明MLT-3波形與編碼數(shù)據(jù)。
圖4為本發(fā)明以太網(wǎng)物理芯片雙絞線界面示意圖。
圖5為本發(fā)明的一種基帶漂移情況。
圖6為本發(fā)明的更一般的基帶漂移情況。
圖7為本發(fā)明的BLW電路結(jié)構(gòu)圖。
圖8為本發(fā)明的BLW位移電路結(jié)構(gòu)圖。
圖9為本發(fā)明的仿真結(jié)果。
對圖8中的電路，M1/M2/M4/M5為NMDS管，M3/M6/M7/M8為PMOS管，I1/I2/I3可以通過NMOS電流偏置產(chǎn)生，用CAS CODE結(jié)構(gòu)電流源效果更好，電源采用1.8V直流電壓。
權(quán)利要求
1.一種適用于10/100BaSe-TX以太網(wǎng)的DSP接收均衡電路，其特征在于以傳統(tǒng)的判決反饋均衡器(DFE)為基礎(chǔ)，在其模擬前端增加一階零極點(diǎn)位置可調(diào)的高頻預(yù)增益電路(HFB)、自動(dòng)增益控制電路(AGC)和基帶漂移(BLW)補(bǔ)償電路。
2.根據(jù)權(quán)利要求1所述的DSP接收均衡電路，其特征在于基帶漂移補(bǔ)償(BLW)電路，由源端短接的差分NMOS對管M1/M2和M4/M5、柵端短接的PMOS電流鏡M3/M7和M6/M8經(jīng)電路連接組成。
3.根據(jù)權(quán)利要求2所述的DSP接收均衡電路，其特征在于對BLW抵消的控制采用電荷泵濾波，并在數(shù)字反饋調(diào)節(jié)處加上調(diào)節(jié)占空比控制數(shù)字反饋控制累計(jì)向正/負(fù)方向的調(diào)節(jié)，正向調(diào)節(jié)累加器+1，負(fù)向調(diào)節(jié)累加器-1，只有累加器超過+/-閾值才對電荷泵做一次電壓調(diào)節(jié)。
全文摘要
本發(fā)明是一種適用于10/100Base－TX以太網(wǎng)的DSP接收均衡電路。它以傳統(tǒng)的判決反饋均衡器(DFE)為基礎(chǔ)，在其模擬前端增加一階零點(diǎn)可調(diào)的高頻預(yù)增益電路(HFB)、自動(dòng)增益控制電路(AGC)和基帶漂移補(bǔ)償電路(BLW)。其中BLW是一種改進(jìn)的BLW電路，可通過數(shù)字算法調(diào)節(jié)增益值，使接收信號(hào)有合適的幅度，提高均衡性能。本電路可使傳播距離增大到160米以上，傳輸性能大為改善。
文檔編號(hào)H04L12/28GK1447566SQ0311614
公開日2003年10月8日 申請日期2003年4月3日 優(yōu)先權(quán)日2003年4月3日
發(fā)明者葉凡, 任俊彥, 李寧, 沈泊, 鄭增鈺 申請人:復(fù)旦大學(xué)