一種以太網(wǎng)接口管理電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及網(wǎng)絡(luò)連接管理領(lǐng)域，特別是涉及一種以太網(wǎng)接口管理電路。
【背景技術(shù)】
[0002] 目前主流的IOG以太網(wǎng)PHY(Physical Layer，物理層）芯片的MIIM(Medium Independent Interface Management，媒體獨立接口管理總線）接口支持可選的1.2V和 2. 5V電平，而通用的CPU的MUM接口只支持3. 3V電平，這就造成了通用的CPU的MUM接口 和IOG PHY芯片的MUM接口處于不同的電源域。已有實現(xiàn)方案是將IOG PHY芯片的MUM 接口的電源管腳2. 5V供電，即PHY芯片的MUM接口電平為2. 5V，CPU的MUM接口和IOG PHY芯片的MUM接口直接連接?，F(xiàn)有的技術(shù)缺點：其一 ：10G PHY的MUM接口電源是I. 2V 電源和2. 5V電源可選，現(xiàn)有的技術(shù)中，IOG PHY芯片的MUM接口電源只支持2. 5V，不支持 I. 2V，限制了 PHY電源的靈活多選擇的設(shè)計。其二：3. 3V LVTTL和2. 5V的LVTTL電平標準 為：
[0003] 3. 3V LVTTL :Vcc :3. 3V ;V0H> = 2. 4V ;V0L〈 = 0? 4V ;VIH> = 2V ;VIL〈 = 0? 8V。
[0004] 2. 5V LVTTL :Vcc :2. 5V ;V0H> = 2. OV ;V0L〈 = 0? 2V ;VIH> = I. 7V ;VIL〈 = 0? 7V。
[0005] 其中，Vcc表示電壓電壓，VOH表示輸出高電平電壓，VOL表示輸出低電平電壓，VIH 表示輸入高電平電壓，VIL表示輸入低電平電壓。即當PHY芯片發(fā)送高電平信號給CPU時， PHY芯片發(fā)送的高信號為V0H> = 2V，而CPU接收高電平的判斷標準為VIH> = 2V，兩個指標 可以配合，但無裕量。如果CPU到PHY之間的傳輸距離比較長，或者一個CPU管理多個PHY， 線路負載比較重時，就會導(dǎo)致信號的衰減和變形，使得從信號PHY芯片發(fā)送的VOH到達CPU 時，由于信號的衰減，不能達到2V，即電平的裕量不夠，容易產(chǎn)生誤碼。

【發(fā)明內(nèi)容】

[0006] 鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種以太網(wǎng)接口管理電 路，用于解決現(xiàn)有技術(shù)中CPU的電源與PHY芯片的電源不一致而導(dǎo)致PHY芯片電源設(shè)計不 靈活的問題。
[0007] 為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種以太網(wǎng)接口管理電路，包括：處 理器；以太網(wǎng)接口模塊，通過總線與所述處理器進行通信；中轉(zhuǎn)模塊，與所述處理器和所述 以太網(wǎng)接口模塊電連接，包括控制端口、第一供電端口以及第二供電端口，所述控制端口接 收一控制信號，所述第一供電端口與所述處理器電連接一第一電源，所述第二供電端口與 所述以太網(wǎng)接口模塊電連接一第二電源，所述中轉(zhuǎn)模塊用以根據(jù)所述控制信號，控制處理 器與所述以太網(wǎng)接口模塊間的數(shù)據(jù)傳輸方向。
[0008] 可選的，所述以太網(wǎng)接口管理電路還包括：復(fù)雜可編程邏輯器件模塊，與所述中轉(zhuǎn) 模塊電連接，用于向所述中轉(zhuǎn)模塊的所述控制端口提供所述控制信號。
[0009] 可選的，所述復(fù)雜可編程邏輯器件模塊與所述總線連接，以根據(jù)對所述處理器和 所述以太網(wǎng)接口模塊之間的總線的通信協(xié)議的解析而產(chǎn)生所述控制信號。
[0010] 可選的，所述復(fù)雜可編程邏輯器件模塊對所述總線的通信協(xié)議的解析結(jié)果包括前 導(dǎo)碼、幀起始標記、操作碼、以太網(wǎng)接口模塊內(nèi)部寄存器地址、狀態(tài)轉(zhuǎn)換域、讀/寫狀態(tài)標志 位。
[0011] 可選的，所述控制信號默認為用于控制所述數(shù)據(jù)傳輸方向為從所述處理器到所述 以太網(wǎng)接口模塊，且當判斷所述讀/寫狀態(tài)標志位為讀時，令所述中轉(zhuǎn)模塊根據(jù)所述控制 信號，令所述數(shù)據(jù)傳輸方向為從所述以太網(wǎng)接口模塊到所述處理器。
[0012] 可選的，所述處理器還用以產(chǎn)生一時鐘信號，且通過所述中轉(zhuǎn)模塊向所述以太網(wǎng) 接口模塊傳輸所述時鐘信號。
[0013] 可選的，所述中轉(zhuǎn)模塊控制所述時鐘信號的傳輸方向保持為從所述處理器到所述 以太網(wǎng)接口模塊。
[0014] 可選的，所述中轉(zhuǎn)模塊為SN74AVC2T245芯片。
[0015] 可選的，所述處理器與所述以太網(wǎng)接口模塊之間通過媒體獨立接口總線進行通 f目。
[0016] 可選的，第一電源為3. 3V電源，所述第二電源為I. 2V或2. 5V電源。
[0017] 如上所述，本發(fā)明的以太網(wǎng)接口管理電路，令中轉(zhuǎn)模塊通過所述第一供電端口與 所述處理器電連接一第一電源，且通過所述第二供電端口與所述以太網(wǎng)接口模塊電連接一 第二電源，所述中轉(zhuǎn)模塊用以根據(jù)所述控制信號，控制處理器與所述以太網(wǎng)接口模塊間的 數(shù)據(jù)傳輸方向。使處于不同電壓域的處理器與所述以太網(wǎng)接口模塊可以根據(jù)自身需要，選 擇相應(yīng)的電源，電路連接較靈活，還解決了現(xiàn)有技術(shù)中處理器與以太網(wǎng)接口模塊直接連接 造成的信號電平裕度不夠的問題，保證了通信信號的質(zhì)量。
【附圖說明】
[0018] 圖1顯示為本發(fā)明的一種以太網(wǎng)接口管理電路在一具體實施例中的模塊示意圖。
[0019] 圖2顯示為圖2所示的電路在一具體實施例中運行的過程中DIR2的時序圖。
[0020] 圖3顯示為本發(fā)明的一種以太網(wǎng)接口管理電路在一具體實施例中的電路原理圖。
[0021] 元件標號說明
[0022] 1 以太網(wǎng)接口管理電路
[0023] 11 處理器
[0024] 12 以太網(wǎng)接口模塊
[0025] 13 中轉(zhuǎn)模塊
【具體實施方式】
[0026] 以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書 所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的具體實 施方式加以實施或應(yīng)用，本說明書中的各項細節(jié)也可以基于不同觀點與應(yīng)用，在沒有背離 本發(fā)明的精神下進行各種修飾或改變。需說明的是，在不沖突的情況下，以下實施例及實施 例中的特征可以相互組合。
[0027] 需要說明的是，以下實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu) 想，遂圖示中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸 繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也 可能更為復(fù)雜。
[0028] MIIM(Management Interface，媒體獨立接口）總線是CPU對IOG以太網(wǎng)PHY芯片 的管理接口，MnM有兩根信號線，管理數(shù)據(jù)時鐘MDC (Management Data Clock)和管理數(shù)據(jù) 信號 MDIO(Management Data Input/Output)。CPU 可以通過 MIIM 總線來配置 PHY 的寄存 器信息，例如PHY的工作速率、接口傳輸介質(zhì)選擇、以及工作模式的選擇，也可以通過MUM 總線來讀取PHY的寄存器內(nèi)容來獲取PHY的工作狀態(tài)信息。
[0029] 目前主流的IOG以太網(wǎng)PHY芯片的MUM接口支持可選的I. 2V和2. 5V電平，如果 PHY芯片MUM接口的電源管腳I. 2V供電，MUM總線就支持I. 2V電平；如果PHY芯片MUM 接口的電源管腳2. 5V供電，MUM總線就支持2. 5V電平。而通用的CPU的MUM接口只支 持3. 3V電平，這就造成了通用的CPU的MUM接口和IOG PHY芯片的MUM接口處于不同的 電源域。且為了可以與所述CPU進行正常的通信，需要選擇以太網(wǎng)PHY芯片的電源為2. 5V， 且由于3. 3V LVTTL和2. 5V的LVITL電平標準為：
[0030] 3. 3V LVTTL :Vcc :3. 3V ;V0H> = 2. 4V ;V0L〈 = 0? 4V ;VIH> = 2V ;VIL〈 = 0? 8V。
[0031] 2. 5V LVTTL :Vcc :2. 5V ;V0H> = 2. OV ;V0L〈 = 0? 2V ;VIH> = I. 7V ;VIL〈 = 0? 7V。
[0032] 其中，Vcc表示電壓電壓，VOH表示輸出高電平電壓，VOL表示輸出低電平電壓，VIH 表示輸入高電平電壓，VIL表示輸入低電平電壓。即當PHY芯片發(fā)送高電平信號給CPU時， PHY芯片發(fā)送的高信號為V0H> = 2V，而CPU接收高電平的判斷標準為VIH> = 2V，兩個指標 可以配合，但無裕量。如果CPU到PHY之間的傳輸距離比較長，或者一個CPU管理多個PHY， 線路負載比較重時，就會導(dǎo)致信號的衰減和變形，使得從信號PHY芯片發(fā)送的VOH到達CPU 時，由于信號的衰減，不能達到2V，即電平的裕量不夠，容易產(chǎn)生誤碼。
[0033] 所以本發(fā)明就提出了這種可使所述CPU和PHY芯片處于同一電源域的以太網(wǎng)接口 管理電路，請參閱圖1，顯示為本發(fā)明的一種以太網(wǎng)接口管理電路在一具體實施例中的模塊 示意圖。所述以太網(wǎng)接口管理電路1包括處理器11、以太網(wǎng)接口模塊12、以及中轉(zhuǎn)模塊13。
[0034] 所述以太網(wǎng)接口模塊12通過總線與所述處理器11進行通信；于本實施例中，所述 總線為MnM總線。
[0035] 所述中轉(zhuǎn)模塊13與所述處理器11和所述以太網(wǎng)接口模塊12電連接，包括控制端 口、第一供電端口以及第二供電端口，所述控制端口接收一控制信號，所述第一供電端口與 所述處理器電連接一第一電源，所述第二供電端口與所述以太網(wǎng)接口模塊電連接一第二電 源，所述中轉(zhuǎn)模塊13用以根據(jù)所述控制信號，控制處理器11與所述以太網(wǎng)接口模塊12間 的數(shù)據(jù)傳輸方向。即可使處于不同電壓域的處理器11與所述以太網(wǎng)接口模塊12可以根據(jù) 自身需要，選擇相應(yīng)的電源，例如，所述第一電源為3. 3V電源，所述第二電源為I. 2V或2. 5V 電源。即當所述處理器11選取電源3. 3V，所述以太網(wǎng)接口模塊12可選擇I. 2V電源或者 2. 5V電源，電路連接較靈活，且保證處理器11與以太網(wǎng)接口模塊12之間有足夠的電平裕 度，保證了通信信號的質(zhì)量。
[0036] 在另一具體實施例中，所述以太網(wǎng)接口管理電路1還包括：復(fù)雜可編程邏輯器件 模塊（CPLD，Complex Programmable Logic Device)，與所述中轉(zhuǎn)模塊13電連接，用于向所 述中轉(zhuǎn)模塊13的所述控制端口提供所述控制信號。且所述CPLD可以根據(jù)所述處理器11 和所述以太網(wǎng)接口模塊12之間的總線的通信協(xié)議的解析而產(chǎn)生所述控制信號。所述C