一種晶體管級低功耗cmos and/xor門電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種AND/X0R門電路，尤其是涉及一種晶體管級低功耗CM0SAND/X0R門電路。
【背景技術(shù)】
[0002]隨著集成電路系統(tǒng)的復(fù)雜度和集成度的迅速提高，功耗已成為繼速度和面積之后的重要指標(biāo)。數(shù)字邏輯電路既可以用基于“與或非”的傳統(tǒng)布爾(Tradit1nal Boolean,TB)邏輯實現(xiàn)，也可以用“與/異或(AND/X0R) ”的Reed-Muller(RM)邏輯實現(xiàn)。相對于TB邏輯，RM邏輯具有以下幾個方面的優(yōu)點:(I)用RM邏輯實現(xiàn)算術(shù)運算、奇偶校驗函數(shù)等邏輯函數(shù)比TB邏輯簡單得多，如對于一個η變量的奇偶校驗器，用TB邏輯實現(xiàn)需要2η個文字，而用RM邏輯則只需要η個文字，這不僅節(jié)省硅片面積，而且具有潛在的功耗與速度的優(yōu)勢；(2)RM邏輯具有良好的可測性；(3)RM邏輯電路易于映射到現(xiàn)場可編程門陣列(FiledProgrammable Gate Array, FPGA),這是由于在FPGA(如查表FPGA)中，異或門不會導(dǎo)致額外的面積增加。但RM邏輯之所以沒有像TB邏輯那樣在工業(yè)界得到廣泛應(yīng)用，其原因之一是缺乏適合RM邏輯綜合的低功耗單元庫。近年來，雖然有關(guān)于AND/X0R門的研宄，但都是采用AND門和X0R/XN0R門級聯(lián)得到的結(jié)構(gòu)，存在延時長、功耗高等問題。

【發(fā)明內(nèi)容】

[0003]本發(fā)明所要解決的技術(shù)問題是提供一種在保證具有正確邏輯功能的前提下，延時短、功耗低、功耗延遲積(PDP)小的晶體管級低功耗CMOS AND/X0R門電路。
[0004]本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為:一種晶體管級低功耗CMOS AND/XOR門電路，由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管組成，所述的第一 PMOS管的源極和所述的第四PMOS管的源極并接于電源輸入端，所述的第一 PMOS管的柵極與第二輸入信號的反相信號連接，所述的第三PMOS管的柵極與第一輸入信號的反相信號連接，所述的第四PMOS管的柵極與第三輸入信號的反相信號連接，所述的第三PMOS管的源極與所述第一 PMOS管的漏極及所述的第二 PMOS管的源極并接，所述的第三PMOS管的漏極、所述的第四PMOS管的漏極、所述的第五PMOS管的源極及所述的第六PMOS管的源極并接，所述的第二 PMOS管的柵極與第二輸入信號連接，所述的第五PMOS管的柵極與第三輸入信號連接，所述的第六PMOS管的柵極與第一輸入信號連接，所述第一NMOS管的漏極、所述的第四NMOS管的漏極、所述的第六NMOS管的漏極與所述的第二 PMOS管的漏極、所述的第五PMOS管的漏極、所述的第六PMOS管的漏極并接于輸出端，所述的第一 NMOS管的柵極與第二輸入信號的反相信號連接，所述的第五NMOS管的柵極與第三輸入信號的反相信號連接，所述的第六NMOS管的柵極與第一輸入信號的反相信號連接，所述的第一 NMOS管的源極和所述的第二 NMOS管的漏極、所述的第三NMOS管的源極并接，所述的第二 NMOS管的柵極與第二輸入信號連接，所述的第三NMOS管的柵極與第一輸入信號連接，所述的第四NMOS管的柵極與第三輸入信號連接，所述的第二 NMOS管的源極與所述的第五NMOS管的源極并接于地，所述的第三NMOS管的漏極、所述的第四NMOS管的源極、所述的第五NMOS管的漏極和所述的第六NMOS管的源極并接。
[0005]與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于利用兩個橋式結(jié)構(gòu)，結(jié)合靜態(tài)CMOS結(jié)構(gòu)電路的優(yōu)點，提出了一種晶體管級的橋式靜態(tài)CMOS結(jié)構(gòu)的AND/X0R門電路，通過HSPICE仿真驗證，本發(fā)明的電路具有正確的邏輯功能。其中橋式結(jié)構(gòu)一的組成如下:由第一 PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管構(gòu)成的PMOS橋式一結(jié)構(gòu)；由第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管和第五NMOS管構(gòu)成的NMOS橋式一結(jié)構(gòu)；在橋式一結(jié)構(gòu)中，對于兩組輸出取值相同，輸入信號有且只有一位相同，另外兩位都互為相反數(shù)。橋式結(jié)構(gòu)二由以下組成:第四PMOS管和第六PMOS管構(gòu)成的PMOS橋式二結(jié)構(gòu)；第五NMOS管和第六NMOS管構(gòu)成的NMOS橋式二結(jié)構(gòu)；在橋式二結(jié)構(gòu)中，對于兩組輸出取值相同，輸入信號有且只有兩位相同，另外一位取值無論是O還是I都不影響相應(yīng)的邏輯功能。并且每一組邏輯僅僅對應(yīng)一路管子導(dǎo)通，輸出節(jié)點電壓全擺幅，而其它的管子處于完全斷開的狀態(tài)，從而避免了短路功耗和亞閾功耗的產(chǎn)生，有效地降低了電路的功耗；而且電路結(jié)構(gòu)對稱，便于版圖的布局；另外，由于現(xiàn)有的設(shè)計都是由CMOS與非門和各種經(jīng)典的XOR門級聯(lián)得到，而本發(fā)明是基于晶體管級的設(shè)計，更加豐富了 AND/X0R門的種類。
[0006]在HSPICE仿真環(huán)境下，采用55nm CMOS工藝，PMOS管子尺寸取240nm/60nm，NMOS管子尺寸取120nm/60nm，電源電壓取Vdd= 1.2V，對本發(fā)明的電路圖1首先進行邏輯功能驗證，仿真結(jié)果如圖4所不，其中\(zhòng)、V。是三個輸入信號，V QUT是輸出信號，結(jié)果表明本發(fā)明的電路具有正確的邏輯功能。然后在IGHz頻率下對本發(fā)明的電路和由CMOS與非門與經(jīng)典的XOR門級聯(lián)得到的電路進行仿真比較，圖6給出了相應(yīng)的性能對照表。從對照表中可以明顯看到，本發(fā)明的性能優(yōu)于其它相同功能的電路，功耗改善量高達15%，功耗延遲積(PDP)的改善量高達31 %。
【附圖說明】
[0007]圖1為本發(fā)明的晶體管級橋式靜態(tài)CMOS的AND/X0R門電路結(jié)構(gòu)示意圖；
[0008]圖2為AND/X0R門電路的邏輯真值表；
[0009]圖3為輸出信號Y = O和Y = I時分別對應(yīng)的輸入信號ABC的情況表；
[0010]圖4為本發(fā)明的AND/X0R門電路的邏輯仿真波形示意圖；
[0011]圖5為橋式電路的示意圖；
[0012]圖6為本發(fā)明的電路和由CMOS與非門與經(jīng)典的XOR門級聯(lián)得到的電路仿真性能對照表。
【具體實施方式】
[0013]以下結(jié)合附圖實施例對本發(fā)明作進一步詳細描述。
[0014]如圖1所示，一種晶體管級低功耗CMOS AND/X0R門電路，由第一 PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一 NMOS管N1、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6組成，第一 PMOS管Pl的源極和第四PMOS管P4的源極并接于電源輸入端VDD，第一 PMOS管Pl的柵極與第二輸入信號B的反相信號連接，第三PMOS管P3的柵極與第一輸入信號A的反相信號連接，第四PMOS管