一種可實現(xiàn)異或門或者同或門復用的電路的制作方法
【技術領域】
[0001]本發(fā)明公開了一種可實現(xiàn)異或門或者同或門復用的電路，屬于集成電路的技術領域。
【背景技術】
[0002]在集成電路領域的加密解密運算中，異或門和同或門是大量使用的邏輯門電路，由此使得它們在電路版圖上占據(jù)了相當一部分的面積。申請?zhí)枮?00510075399.0的發(fā)明設計了一種AES加解密電路優(yōu)化方法以及復用Sbox模塊，通過使加解密電路共用一個Sbox模塊以減少電路規(guī)模并降低電路功耗和面積;現(xiàn)有的加解密運算電路大多采用單獨的異或門或同或門，鮮有實現(xiàn)異或門或者同或門結構復用的電路。亟待設計一種可復用的邏輯門電路，使得組成異或門和同或門的晶體管可以重復利用，以減少整個電路系統(tǒng)晶體管的數(shù)量，從而達到減小版圖面積和電路功耗的目的。

【發(fā)明內(nèi)容】

[0003]本發(fā)明所要解決的技術問題是針對上述【背景技術】的不足，提供了一種可實現(xiàn)異或門或者同或門復用的電路，實現(xiàn)了異或門或者同或門電路的簡單復用，減少了整個電路系統(tǒng)的晶體管數(shù)量，從而減小版圖面積以及電路功耗，解決了加解密運算電路中異或門/同或門電路復用的技術問題。
[0004]本發(fā)明為實現(xiàn)上述發(fā)明目的采用如下技術方案:
一種可實現(xiàn)異或門或者同或門復用的電路，包括級聯(lián)的復合邏輯門電路和二選一選通電路，所述復合邏輯門電路包括:或非門單元和與或非門單元及第一反相器，所述或非門單元的輸入端和與或非門單元的輸入端分別接兩路輸入信號，或非門單元輸出端接與或非門單元控制端，與或非門單元輸出端連接第一反相器輸入端并輸出異或運算結果，第一反相器輸出端輸出同或運算結果，二選一選通電路選通由或非門單元和與或非門單元組成的異或門單元或者由或非門單元和與或非門單元及第一反相器組成的同或門單元；
其中，
所述或非門單元包括:第一 PM0S管、第二 PM0S管、第一 NM0S管、第二 NM0S管，所述與或非門單元包括:第三PM0S管、第四PM0S管、第五PM0S管、第三NM0S管、第四NM0S管、第五NM0S管，所述第一 PM0S管的柵極接第一路輸入信號，源極接電源，漏極接第二 PM0S管源極，
所述第二 PM0S管的柵極接第二路輸入信號，漏極與第一 NM0S管漏極及第二 NM0S管漏極并接后作為或非門單元的輸出端，
所述第一 NM0S管的柵極接第一路輸入信號，源極接地，
所述第二 NM0S管的柵極接第二路輸入信號，源極接地，
所述第三PM0S管的柵極接第一路輸入信號，源極與第四PM0S管源極及第五PM0S管漏極連接，漏極與第四PM0S管漏極及第三NM0S管漏極以及第五NM0S管漏極并接后作為與或非門單元的輸出端， 所述第四PMOS管柵極接第二路輸入信號，
所述第五PM0S管的柵極與第五NM0S管柵極并接后作為與或非門單元的控制端，源極接電源，
所述第三NM0S管的柵極接第一路輸入信號，源極接第四NM0S管漏極，
所述第四NM0S管的柵極接第二路輸入信號，源極接地，
所述第五NM0S管的源極接地。
[0005]作為所述可實現(xiàn)異或門或者同或門復用的電路的進一步優(yōu)化方案，所述二選一選通電路，包括:第二反相器、第三反相器、第一傳輸門、第二傳輸門，其中:
所述第三反相器的輸入端接控制信號，輸出端與第一傳輸門的一個控制端及第二傳輸門的一個控制端連接；
所述第一傳輸門的輸入端接與或非門單元輸出端，另一控制端接第二傳輸門的另一控制端，輸出端接第二反相器輸入端；
所述第二傳輸門的輸入端接第一反相器輸出端，輸出端接第二反相器輸入端；
所述第二反相器輸出異或運算結果或者同或運算結果。
[0006]進一步的，所述可實現(xiàn)異或門或者同或門復用的電路中，所述第一反相器、第二反相器、第三反向器均為CMOS反相器，所述第一傳輸門、第二傳輸門均為CMOS傳輸門。
[0007]再進一步的，所述可實現(xiàn)異或門或者同或門復用的電路中，所述CMOS反相器，包括:一個PM0S管和一個匪0S管，PM0S管源極接電源，NM0S管源極接地，PM0S管柵極與NM0S管柵極并接后作為反相器的輸入端，PM0S管漏極與NM0S管漏極并接后作為反相器的輸出端。
[0008]更進一步的，所述可復用的異或門/同或門電路中，所述CMOS傳輸門，包括:一個PM0S管和一個NM0S管，PM0S管漏極與NM0S管漏極并接后作為CMOS傳輸門的輸入端，PM0S管源極與匪0S管源極并接后作為CMOS傳輸門的輸出端，PM0S管柵極和匪0S管柵極分別作為CMOS傳輸門的一個控制端。
[0009]本發(fā)明采用上述技術方案，具有以下有益效果:
(1)本發(fā)明設計的實現(xiàn)異或門或者同或門復用的電路，包括級聯(lián)的復合邏輯門電路以及二選一選通電路，通過二選一選通電路實現(xiàn)了異或門或者同或門電路的簡單復用，當二選一選通電路控制信號為低電平時實現(xiàn)異或邏輯，當二選一選通電路控制信號為高電平時實現(xiàn)同或邏輯，減少了整個電路系統(tǒng)的晶體管數(shù)量，從而減小版圖面積以及電路功耗；
(2)復合邏輯門電路包括:或非門單元和與或非單元組成的異或門以及第一反相器，復合邏輯門電路既輸出異或又輸出同或，二選一選通電路則根據(jù)控制信號S的邏輯電平選擇異或或者同或輸出，僅包括10個管子的異或單元相對于傳統(tǒng)的12管異或單元減少了管子的數(shù)量，并減低了電路功耗。
【附圖說明】
[0010]圖1是可實現(xiàn)異或門或者同或門復用的電路。
[0011]圖2是可實現(xiàn)異或門或者同或門復用的電路的框圖。
[0012]圖中標號說明:P1至P10為第一PM0S管至第十PM0S管，N1至N10為第一匪0S管至第十NM0S管。
【具體實施方式】
[0013]下面結合附圖對發(fā)明的技術方案進行詳細說明。
[0014]本發(fā)明提供了一種如圖1、圖2所示的基于兩級電路連接的邏輯門電路，實現(xiàn)了異或門和同或門的可復用。第一級電路是一個異或門/同或門的復合邏輯門電路，包括:由第一PM0S管P1、第二PM0S管P2、第一匪0S管N1、第二匪0S管N2組成的或非門單元，由第三PM0S管P3、第四PM0S管P4、第五PM0S管P5、第三NM0S管N3、第四NM0S管N4、第五NM0S管N5組成的與或非門單元，以及，第六PM0S管P6、第六匪0S管N6組成的第一反相器INV1;第二級電路是一個二選一選通電路，包括:第八PM0S管P8、第八NM0S管N8組成的第一傳輸門TG1，第七PM0S管P7、第七NM0S管N7組成的第二傳輸門TG2，第九PM0S管P9、第九NM0S管N9組成的第二反相器INV2，第十PM0S管P10、第十NM0S管N10組成的第三反相器INV3。
[0015]第一級電路中，第一PM0S管P1和第二PM0S管P2串聯(lián)，第一匪0S管N1和第二匪0S管N2并聯(lián)，它們一起構成了一個或非門單元。第一 PM0S管P1的源級連接電源VDD，柵極連接輸入信號A，漏極與第二 PM0S管P2的源級短接。第二 PM0S管P2的柵極連接輸入信號B，漏極與第一 NM0S管N1的漏極和第二 NM0S管N2的漏極短接。第一 NM0S管N1的柵極連接輸入信號A，第二匪0S管N2的柵極連接輸入信號B，第一 NM0S管N1的源極和第二匪0S管N2的源級共同連接電源地VSS。第三PM0S管P3和第四PM0S管P4并聯(lián)，然后和第五PM0S管P5串聯(lián)，第三NM0S管N3和第四匪0S管N4串聯(lián)，然后和第五匪0S管N5并聯(lián)，它們一起構成了一個與或非門單元。第五PM0S管P5的源級連接電源VDD，漏極與第三PM0S管P3的源極和第四PM0S管P4的源級短接，柵極與第五NM0S管N5的柵極共同連接到第二 PM0S管P2的漏極。第三PM0S管P3的柵極連接輸入信號A，第四PM0S管P4的柵極連接輸入信號B，第三匪0S管N3的柵極連接輸入信號A，第四匪0S管N4的柵極連接輸入信號B。第三匪0S管N3的源級與第四匪0S管N4的漏極短接，第四匪0S管N4的源極和第五匪0S管N5的源級共同連接電源地VSS。第三NM0S管N3的漏極和第五NM0S管N5的漏極及第三PM0S管P3的源極以及第四PM0S管P4的漏極短接在一起，并引出本級的一個輸出信號Y。第六PM0S管P6和第六NM0S管N6串聯(lián)，構成第一反相器INVUY經(jīng)第一反相器INV1，引出本級的另一個輸出信號YN。
[0016]第二級電路中，第八PM0S管P8和第八匪0S管N8并聯(lián)，即第八PM0S管P8的源級和第八匪0S管N8的源級短接，第八PM0S管P8的漏極和第八NM