專利名稱：降低泄漏電流的電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電路裝置，這種電路裝置具有由低截止電壓的晶體管(NV-晶體管)組成的電路部分。
特別在移動(dòng)應(yīng)用中，微電子電路裝置的低功率消耗是一個(gè)理想值，因?yàn)樵谝延须姵鼗蛘咝铍姵厝萘康那闆r下，這相應(yīng)延長了工作時(shí)間。例如通過降低電源電壓實(shí)現(xiàn)了低功率消耗，但是在MOS晶體管中這將降低開關(guān)速度。如果除了低功率消耗，同時(shí)還需要晶體管開關(guān)速度高，那么除了電源電壓，還必須降低晶體管的截止電壓。例如當(dāng)電源電壓為1伏時(shí)，典型的晶體管的截止電壓必須為0.3到0.2伏(相當(dāng)于電源電壓的四分之一)，與之相比電源電壓3.3伏時(shí)，截止電壓為0.6到約0.4伏。但是在晶體管閉合也就是沒有控制時(shí)，低截止電壓引起泄漏電流顯著提高，特別在電路裝置長時(shí)間處于備用階段時(shí)，這將導(dǎo)致電池或者蓄電池存在負(fù)載。
這里建議了多種措施，能夠降低電路裝置在備用階段的靜態(tài)泄漏電流。
例如在Shin’ichiro Mutoh等人在1996年，IEEE國際固態(tài)電路會(huì)議，從168頁起建議在一個(gè)電路裝置中使用具有若干個(gè)截止電壓的晶體管，所謂的多泄漏電壓CMOS晶體管。這時(shí)，通過高截止電壓的PMOS和/或者NMOS晶體管，微電子電路裝置連接到電源電壓VDD或者VSS上。在活動(dòng)狀態(tài)中，控制這些晶體管(柵極電壓VDD和VSS位于NMOS和/或者PMOS晶體管上)，局部電源線VDDL和VSSL因此位于VDD或者VSS上。在備用模式中，晶體管閉合(將VSS和VDD柵極電壓置于NMOS和/或者PMOS晶體管上)，因此由于開關(guān)晶體管高截止電壓，降低了泄漏電流，降低了功率消耗。
因此存儲電路部分保持它的信息，一般應(yīng)有其他的保護(hù)措施。因?yàn)槿绻唠妷洪_關(guān)晶體管閉合，導(dǎo)致電路裝置的NV晶體管(低截止電壓晶體管)的高泄漏電流在一段時(shí)間后和電路裝置的范圍內(nèi)所有電壓相適應(yīng)，那么將因此丟失電路部分中存儲元素的信息。避免信息丟失的可能性在于在存儲電路部分中使用高截止電壓晶體管。然而由于存儲電路部分的匹配，基本上必須重新設(shè)計(jì)電路。
在備用階段降低靜態(tài)泄漏功率消耗的另外措施是偏置用于提高有效截止電壓的槽和襯底電位。在“偏置”表示下公開的措施有例如在Tadahiro Kuroda等人的IEEE國際固態(tài)電路會(huì)議，1996年，166頁起說明的措施。在備用階段，將槽的電壓提高到電源電壓VDD的上面，將襯底電位減小到電源電壓VSS的下面。這導(dǎo)致PMOS和/或者NMOS晶體管高的截止電壓，具有相應(yīng)低的泄漏電流。這種措施的缺點(diǎn)是需要另外兩個(gè)電壓，并且不依賴于備用階段的持續(xù)時(shí)間，總是需要同樣的電能對襯底和槽充電。如果電路部分不活動(dòng)，那么可能僅影響位于槽中的晶體管的截止電壓(在n槽處理中，這些晶體管都是PMOS晶體管)，并且對于所有電路部分襯底電位都是相同的。
在德國公開文獻(xiàn)DE19515417A1中公開了控制功率MOSFET的電路裝置，其中，一個(gè)控制IC通過一個(gè)可控制開關(guān)連接到電源電壓上，具體方式為當(dāng)功率MOSFET斷開時(shí)，控制IC通過可控制開關(guān)連接。因此通過控制IC實(shí)現(xiàn)了顯著降低了靜態(tài)電流。
基于本發(fā)明的任務(wù)是可以使用一個(gè)特別用于移動(dòng)應(yīng)用的具有低功率消耗的微電子電路裝置，其中除了保證一個(gè)小的電流功率消耗，同時(shí)還保證晶體管高的開關(guān)速度，其中可以減小當(dāng)電路部分晶體管閉合、沒有被控制時(shí)的泄漏電流，特別當(dāng)電路裝置處于長時(shí)間的備用階段時(shí)，可以減小電池或者蓄電池的負(fù)載。
通過根據(jù)權(quán)利要求1的電路裝置完成這個(gè)任務(wù)。
根據(jù)本發(fā)明，電路部分通過一個(gè)高截止電壓的晶體管(HV晶體管)的中間連接耦合到電源電壓(VDD,VSS)，其中一個(gè)NV控制晶體管并聯(lián)連接到HV開關(guān)晶體管。
本發(fā)明通過使用具有高和低截止電壓晶體管可以降低電路和電路部分的泄漏電流，這個(gè)電路部分包括低截止電壓晶體管(NV晶體管)，其中根據(jù)本發(fā)明的解決方案相對于以前的措施具有下面的優(yōu)點(diǎn)-保證了保持在電路部分的存儲元素中的數(shù)據(jù)，在存儲的電路部分中不需要?jiǎng)e的保護(hù)措施，-不需要若干個(gè)電源電壓和/或者電源電壓控制。
通過數(shù)據(jù)控制信號實(shí)現(xiàn)了從活動(dòng)模式到備用模式的轉(zhuǎn)換，其中根據(jù)本發(fā)明的措施的優(yōu)點(diǎn)是對于電路部分可以獨(dú)自應(yīng)用。
在從屬權(quán)利要求中說明了本發(fā)明另外的適合的設(shè)計(jì)。
下面根據(jù)附圖中說明的實(shí)施例詳細(xì)說明本發(fā)明。圖示說明分別說明了

圖1A一個(gè)根據(jù)第一個(gè)實(shí)施例的本發(fā)明的電路裝置；圖1B根據(jù)第一個(gè)實(shí)施例的電路裝置的電源電壓VDDL的時(shí)間曲線變化的簡圖；圖2A一個(gè)根據(jù)第二個(gè)實(shí)施例的根據(jù)本發(fā)明的電路裝置；圖2B根據(jù)第二個(gè)實(shí)施例的電路裝置的電源電壓VDDL和VSSL的時(shí)間曲線變化的簡圖；圖3A一個(gè)根據(jù)第三個(gè)實(shí)施例的根據(jù)本發(fā)明的電路裝置；圖3B根據(jù)第三個(gè)實(shí)施例的電路裝置的電源電壓VDDL和VSSL的時(shí)間曲線變化的簡圖；圖4A一個(gè)根據(jù)第四個(gè)實(shí)施例的根據(jù)本發(fā)明的電路裝置；圖4B根據(jù)第四個(gè)實(shí)施例的電路裝置的電源電壓VDDL和VSSL的時(shí)間曲線變化的簡圖；圖5A一個(gè)根據(jù)第五個(gè)實(shí)施例的根據(jù)本發(fā)明的電路裝置；圖5B根據(jù)第五個(gè)實(shí)施例的電路裝置的電源電壓VDDL和VSSL的時(shí)間曲線變化的簡圖；圖6相對于電源電壓Vds的PMOS泄漏電流的曲線說明圖。
在下面根據(jù)圖說明的本發(fā)明的實(shí)施例中，相同的參考數(shù)字表示相同的電路組成部分。下面具有高截止電壓的晶體管(即截止電壓Vth大約為0.4V到0.6V)稱作HV晶體管(高Vth晶體管)，具有低截止電壓的晶體管稱作NV晶體管(低Vth晶體管)。對所說明的實(shí)施例用簡圖舉例說明，這根據(jù)模擬來檢驗(yàn)，其中存儲的電路部分和組合的電路部分總是一起被稱作塊電路，它依賴于局部電源電壓線VDDL和/或者VSSL。包括在這個(gè)所謂塊中的存儲和組合電路部分的所有晶體管具有低截止電壓，對于NMOS和/或者PMOS晶體管低截止電壓lowVthn,lowVthp~0.25伏。對于開關(guān)晶體管，使用截止電壓highVthn,highVthp~0.5伏的HV晶體管。
在對于每個(gè)實(shí)施例說明的關(guān)于VDDL和VSSL中，活動(dòng)階段達(dá)0.5μs，此后，開始備用階段，這個(gè)備用階段持續(xù)到65μs。接著開始另一個(gè)活動(dòng)階段。
在所有的實(shí)施例中，如下統(tǒng)一表示下面的部分
1電路塊2存儲電路部分3組合電路部分4數(shù)據(jù)輸入(數(shù)據(jù))5時(shí)鐘輸入(時(shí)鐘)6組合電路部分3的輸出7,11高壓襯底8,12槽電壓9,13低壓襯底10,14襯底電壓15存儲電路部分2的數(shù)據(jù)輸出16組合電路部分3的輸入17,18控制信號，開關(guān)晶體管MP1,MN1 高截止電壓的開關(guān)晶體管(HV晶體管)MNH1,MPH1 低截止電壓控制晶體管(NV晶體管)在根據(jù)圖1A的實(shí)施例中，根據(jù)本發(fā)明的電路裝置將一個(gè)NV-NMOS晶體管MNH1并聯(lián)連接到HV-PMOS開關(guān)晶體管MP1，使用全局電源電壓VDD控制這個(gè)晶體管的柵極。NV晶體管MNH1表示一個(gè)和HV開關(guān)晶體管MP1并聯(lián)連接的二極管，極性與NV晶體管MNH1反向。當(dāng)電路裝置活動(dòng)狀態(tài)時(shí)，晶體管MP1導(dǎo)通，局部電源電壓線VDDL位于電源電壓VDD上。如果晶體管MP1閉合，基于塊1中電路部分2和3的NV晶體管的高泄漏電流，VDDL電位下降(圖1B)。如果VDDL的電位達(dá)到值VDD-lowVthn*，那么晶體管MNH1導(dǎo)通。因此電位保持在這個(gè)值上，所以存儲電路部分2能夠保持它的數(shù)據(jù)。這個(gè)值lowVthn*是通過襯底控制效果提高的NV晶體管的截止電壓，因?yàn)橐r底位于一個(gè)比晶體管MNH1的源極低電位上。
從泄漏電流對漏-源極電壓的依賴性可以實(shí)現(xiàn)降低泄漏電流。在圖6中根據(jù)測量結(jié)果說明這個(gè)事實(shí)。其中源漏極電壓Vds向右和PMOS泄漏電流(截止電壓Vth=0.2V)向上隆起。如果源漏極電壓Vds從1伏例如降低到0.5伏，那么泄漏電流例如降低大約70％。這意味著電壓供給不必提供工作狀態(tài)(當(dāng)1伏)中塊1的泄漏電流，而是僅需要提供降低到三分之一的泄漏電流。如果漏源極電壓Vds還較低，那么一次明確的降低可行。
在根據(jù)圖2A的第二個(gè)實(shí)施例的電路裝置中，在電路裝置范圍內(nèi)，槽電位與電壓供給VBDL分開輸出，并且和VDD連接，通過Vds依賴性，可能另外降低泄漏電流。在根據(jù)圖2A電流裝置的活動(dòng)狀態(tài)中，晶體管MP1和MN1導(dǎo)通，電位線VDDL和VSSL位于電位VDD和/或VSS上。如果晶體管MP1閉合，那么基于塊1的NV晶體管的高泄漏電流，那么VDDL的電位下降(圖2B)。如果VDDL的電位達(dá)到值VDD-lowVthn*，那么晶體管開始導(dǎo)通電流。如果對于電位VSSL同樣出現(xiàn)如果電位VSS達(dá)到值VSS+lowVthp*=lowVthp*(由于VSS=0)，那么晶體管MPH1開始導(dǎo)通。因此，電位VDDL和VSSL保持在這個(gè)值上，因此存儲電路部分2可以保持它的數(shù)據(jù)。值lowVthn*和lowVthp*是通過襯底控制效果提高的NV晶體管的截止電壓(槽和襯底位于一個(gè)比各個(gè)源極較高的或者較低的電位)。這里對于在開關(guān)部分2和3中閉合晶體管的源漏極電壓明確降低到VDD的一半以下，這將形成下一個(gè)較低的泄漏電流。同時(shí)提高了塊1中NV晶體管的有效截止電壓，因?yàn)橐r底電位和槽電位保持在VSS和/或者VDD上。這對應(yīng)于在沒有附加的電壓源時(shí)襯底的偏壓。因此提高的截止電壓導(dǎo)致進(jìn)一步降低電路部分2和3的泄漏電流，這由電源供給VDD提供。根據(jù)模擬，泄漏電流可以降低到1伏時(shí)的1/15。
圖3A說明一個(gè)修改過的第三個(gè)實(shí)施例，其中，與以上說明的第二個(gè)實(shí)施例相比，僅僅需要使用一個(gè)(數(shù)字)HV開關(guān)晶體管MN1，具有一個(gè)作為二極管并聯(lián)到開關(guān)NV晶體管MNH1。優(yōu)點(diǎn)在于與上面說明的實(shí)施例相比，開關(guān)晶體管MN1和“二極管晶體管”MPH1需要的面積降低一半。在這種情況中，在塊1的電路部分2和3的N溝道NV晶體管中，僅通過襯底控制效應(yīng)提高截止電壓。在阻塞的P溝道NV晶體管中，通過低的漏源極電壓降低泄漏電流。根據(jù)模擬，和1伏比較，泄漏電流可以確定將低到1/10。圖3B說明VDDL和VSSL在備用階段的變化。
在以上提到的實(shí)施例中，使用極性相反的開關(guān)NV晶體管作為二極管(相對于HV開關(guān)晶體管)。這將導(dǎo)致VDDL和/或者VSSL的電位降低和/或者升高lowVthp*和/或者lowVthn*，它借助于襯底控制效果，提高NV晶體管的截止電壓。然而同樣還可以優(yōu)選的將NV開關(guān)晶體管和作為二極管連接的NV晶體管極性相同地并聯(lián)連接。這種情況作為第四個(gè)實(shí)施例在圖4A中說明。在根據(jù)圖4A的電路裝置中，VDDL和VSSL的電位偏移lowVthp或者lowVthn，也就是偏移具有襯底和槽電位VSS和/或者VDD(在MNH1和MPH1中沒有襯底控制效果)的NV晶體管的截止電壓。圖4B說明在備用階段VDDL和VSSL的變化。
對于VDDL和VSSL偏移lowVthp和/或者lowVthn的情況，像在以上實(shí)施例中沒有充分說明的，也就是塊1中NV晶體管的源漏電壓太高了，根據(jù)圖5A的實(shí)施例提供了下面的解決方案通過作為二極管連接的NV晶體管(具有和HV晶體管相同極性)的串聯(lián)電路，VDDL和VSSL的電位偏移lowVthp和/或者lowVthn的數(shù)倍。在根據(jù)圖5A的實(shí)施例中，因此兩個(gè)NV晶體管MPH1、MPH2和/或者M(jìn)NH1和MNH2并聯(lián)接連到開關(guān)晶體管MP1和/或者M(jìn)N1上。圖5B再次說明VDDL和VSSL在備用階段的變化曲線。
權(quán)利要求
1.電路裝置，具有低截止電壓晶體管(NV晶體管)構(gòu)成的電路部分(2,3)的，其中為了降低電路部分(2,3)的泄漏電流，電路部分通過高截止電壓開關(guān)晶體管(MP1、MN1)作為中間連接耦合到電源電壓(VDD,VSS)，其特征在于，低截止電壓控制晶體管(MNH1,MPH1)和高截止電壓開關(guān)晶體管(MP1,MN1)并聯(lián)連接。
2.根據(jù)權(quán)利要求1的電路裝置，其特征在于另一個(gè)電源電壓(VDD,VSS)通過一個(gè)并聯(lián)連接到一個(gè)高截止電壓開關(guān)晶體管(MN1,MP1)的低截止電壓控制晶體管(MPH1,MNH1)和電路部分連接。
3.根據(jù)權(quán)利要求1或者2的電路裝置，其特征在于高截止電壓開關(guān)晶體管(MP1,MN1)和低截止電壓控制晶體管(MNH1、MPH1)極性相反。
4.根據(jù)權(quán)利要求1至3之一的電路裝置，其特征在于電路部分具有一個(gè)活動(dòng)和一個(gè)被動(dòng)(備用)工作狀態(tài)，通過數(shù)字控制信號在這兩個(gè)工作狀態(tài)中實(shí)現(xiàn)轉(zhuǎn)換。
5.根據(jù)權(quán)利要求1至4之一的電路裝置，其特征在于多個(gè)低截止電壓控制晶體管(MNH1,MNH2,MNP1,MNP2)和高截止電壓開關(guān)晶體管(MP1,MN1)極性相同地并聯(lián)連接。
6.根據(jù)權(quán)利要求1至5之一的電路裝置，其特征在于在一個(gè)半導(dǎo)體襯底上構(gòu)成電路部分(2,3)，并且半導(dǎo)體襯底和所有的在半導(dǎo)體襯底上構(gòu)成的槽范圍和局部的電源電壓(VSSL和/或者VDDL)相耦合(圖1A)。
7.根據(jù)權(quán)利要求1至5之一的電路裝置，其特征在于，在一個(gè)半導(dǎo)體襯底上構(gòu)成電路部分(2,3)，并且在半導(dǎo)體襯底上構(gòu)成的槽范圍和局部的電源電壓(VSSL和/或者VDDL)相耦合(圖2A至圖5A)。
全文摘要
本發(fā)明涉及一個(gè)具有低截止電壓晶體管(NV晶體管)構(gòu)成的電路部分(2,3)的電路裝置。為了降低電路部分(2,3)的泄漏電流,電路部分通過高截止電壓開關(guān)晶體管(MP1、MN1)(HV晶體管)作為中間連接耦合到電源電壓(VDD,VSS),一個(gè)NV控制晶體管(MNH1,MPH1)和HV開關(guān)晶體管(MP1,MN1)并聯(lián)連接。
文檔編號H03K19/00GK1301430SQ99806255
公開日2001年6月27日 申請日期1999年3月11日 優(yōu)先權(quán)日1998年3月16日
發(fā)明者J·貝爾托德, M·埃瑟勒, M·埃貝爾萊恩 申請人:因芬尼昂技術(shù)股份公司