專利名稱：漏電截止裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系有關(guān)于一種漏電(leakage)截止裝置，特別是有關(guān)于可將集成電路中待機(standby)線路輸出級上拉晶體管的漏電截止的裝置。
在集成電路中并非所有的線路皆同時處于操作的狀態(tài)，例如以存儲器而言，唯有例如是CPU定址所在位置的存儲器單元(memory cell)才會有實質(zhì)上的操作和輸出，而其它未定址到的存儲器單元則處于所謂的待機狀態(tài)(standby)，通常電路本身有一待機信號于待機狀態(tài)時產(chǎn)生用以使待機部分的線路失能(disable)，進而降低功率損耗以及增進電路的效能。一般如存儲器單元的輸出級架構(gòu)大都為由兩個晶體管串連構(gòu)成的推挽式(push-pull)架構(gòu)。

圖1系表示一典型的存儲器單元的輸出級架構(gòu)10，其中N1和N2分別表示輸出級的上拉(pull-up)NMOS晶體管和下拉(pull down)NMOS晶體管，N1的漏極、柵極和源極分別與電源電壓VDD、存儲單元的輸出DATA以及N2的漏極相耦接，N2的柵極和源極分別與存儲單元的輸出DATA以及參考接地VSS相耦接，而SOP為輸出級的輸出。于實際電路應(yīng)用時輸出級的輸出可能耦接于數(shù)據(jù)總線上，其上亦有其他的周邊元件的輸入端耦接在上，所以當(dāng)存儲器單元處于待機狀態(tài)時，而在總線上的周邊元件的邏輯輸入范圍有可能出現(xiàn)低至-1-1.5V的情形發(fā)生，由于輸出極當(dāng)處于待機狀態(tài)時DATA和DATA都被設(shè)定成0V左右的電位，所以上拉晶體管的柵極與源極之間電壓差將使得上拉晶體管導(dǎo)通而流過相當(dāng)大的漏電流。如此將造成集成電路的功率損耗以及發(fā)熱而降低集成電路的效能和壽命。
有鑒于此，本發(fā)明的目的系為提供一種漏電截止裝置用以將集成電路中待機線路輸出級上拉晶體管的漏電截止的裝置。
圖2系顯示依據(jù)本發(fā)明的漏電截止裝置的功能方框圖，及其與輸出級的配置關(guān)系。此一漏電截止裝置20包括一電壓檢測裝置30，包括一低壓啟動裝置40和一致能啟動裝置50，此一電壓檢測裝置檢測輸出級輸出端的電壓并根據(jù)所檢測的輸出級輸出端電壓的大小和一由該集成電路所送出的待機信號STB而決定一啟動信號SW的輸出；以及一電壓提升裝置60，當(dāng)接收到該啟動信號SW時即開始動作將輸出級輸出端的電壓提升，使得該上拉晶體管關(guān)閉(turn off)而把漏電截止；其中該漏電截止裝置只有當(dāng)接收到該待機信號之后才可執(zhí)行動作。
根據(jù)本發(fā)明的漏電截止裝置系配置在集成電路的輸出級上，其在電路正常動作時是處于失能狀態(tài)(disable)故不影響電路操作，唯有當(dāng)電路待機時且輸出級的輸出因為其他線路影響而降低使得上拉晶體管導(dǎo)通而發(fā)生漏電時，本發(fā)明的裝置將迅速反應(yīng)以截止漏電。如此便能有效降低額外的功率損耗和增進電路的效能和壽命。
為使本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合附圖，做詳細說明如下附圖簡要說明圖1是表示一典型的存儲器單元的輸出級架構(gòu)；圖2是顯示依據(jù)本發(fā)明的漏電截止裝置的功能方框圖；以及圖3是顯示依據(jù)本發(fā)明的漏電截止裝置的一較佳實施例。
在所有附圖中相同的數(shù)字、符號皆代表相同的元件和信號。
實施例請參照圖3，圖3系顯示依據(jù)本發(fā)明的漏電截止裝置的一較佳實施例，其中10為圖1所示的輸出級架構(gòu)其輸出端的電壓為SOP；20系顯示依據(jù)本發(fā)明的一漏電截止裝置，其中30為電壓檢測裝置，SW為其輸出的啟動信號，電壓檢測裝置30系由一低壓啟動裝置40和一作為致能啟動裝置(圖2中的裝置50)的“或非”門NORl(NORgate)所構(gòu)成，STB表示待機信號為“或非”門之一輸入信號；N4為一NMOS晶體管作為電壓提升裝置(圖2中的裝置60)，其漏極耦接至輸出級上拉晶體管N1的輸入端。低壓啟動裝置40系由一柵極接參考接地GND的NMOS晶體管N3和一漏極與柵極相耦接的PMOS晶體管P1所構(gòu)成，N3的源極與N4的源極和輸出級輸出端相耦接，其漏極和P1的漏極和“或非”門另一輸入端(其輸入信號表示為IN1)相耦接；P1的源極耦接至電源電壓VDD。
當(dāng)電路正常動作時，線路所輸出的待機信號STB在此實施例中為邏輯“1”故“或非”門失能，信號SW為正邏輯的“0”所以無法使電壓提升裝置N4動作，故漏電截止裝置于電路正常操作時并不會動作而影響其電路的動作。
當(dāng)待機時由電路發(fā)出一待機信號STB，在此實施例中為邏輯“0”，如此致能(enable)“或非”門，故漏電截止裝置可以動作，此時輸出級數(shù)據(jù)輸入DTAT以及DATA接被設(shè)定約為0V左右的電壓。當(dāng)輸出級輸出端電壓因為其他線路之故而降低至約-1-1.5V以下時，N3的柵極和源極間的電壓差大于N3的臨界電壓(threshold voltage)，故N3將導(dǎo)通使得原本為邏輯“1”的信號IN1被拉低成為邏輯“0”的信號。于是“或非”門輸出的信號SW為邏輯“1”，將會使N4導(dǎo)通，進而使上拉晶體管N1的柵級和源極間的電壓差異縮小，使N1關(guān)閉而無漏電流的產(chǎn)生。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟悉本項技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動和潤飾，因此本發(fā)明的保護范圍當(dāng)視本發(fā)明的權(quán)利要求所界定者為準。
權(quán)利要求
1．一種漏電截止裝置，用于防止當(dāng)集成電路待機中的線路輸出級的上拉晶體管其輸出端電壓由于其他電路動作的電壓輸入范圍變動而引起變成過低負值，并導(dǎo)致該上拉晶體管導(dǎo)通而使漏電的情形發(fā)生，該漏電截止裝置包括一電壓檢測裝置，其檢測該輸出級輸出端的電壓并根據(jù)所檢測的該輸出端電壓的大小和一由該集成電路所送出的待機信號而決定一啟動信號的輸出；以及一電壓提升裝置，當(dāng)接收到該啟動信號時即開始動作將該輸出端的電壓提升，使得該上拉晶體管關(guān)閉而把漏電電流截止；其中該漏電截止裝置只有當(dāng)接收到該待機信號之后才可執(zhí)行動作。
2．如權(quán)利要求1所述的一種漏電截止裝置，其中，該電壓檢測裝置包括一低壓啟動裝置，當(dāng)檢測到該輸出級的輸出端電壓低于一負標(biāo)稱電壓時則開始動作而將該低壓啟動裝置的輸出信號的電平改變而成為一預(yù)動信號；以及一致能啟動裝置，其接收該低壓啟動裝置的輸出信號以及一待機信號而決定輸出該啟動信號至該電壓提升裝置。
3．如權(quán)利要求2所述的一種漏電截止裝置，其中，該致能啟動裝置必須有收到該待機信號才能根據(jù)該預(yù)動信號而送出該啟動信號至電壓提升裝置。
4．如權(quán)利要求3所述的一種漏電截止裝置，其中，該低壓啟動裝置包括一NMOS晶體管以及一上拉負載，其中該NMOS晶體管的柵極接至該集成電路的參考接地，源極耦接該輸出級的輸出端，漏極耦接該上拉負載的一端和該致能啟動裝置之一輸入端，該上拉負載的另外一端則耦接至該集成電路的電源節(jié)點。
5．如權(quán)利要求4所述的一種漏電截止裝置，其中，該電壓提升裝置為一NMOS晶體管，其柵極接收該致能啟動裝置的該啟動信號輸出，源極耦接該輸出級的輸出端，漏極耦接該上拉晶體管的輸入端，當(dāng)該電壓提升裝置的柵極接收到該啟動信號后，該NMOS導(dǎo)通而使得該上拉晶體管的輸入端電壓與輸出級輸出電壓的差異降低，使得該上拉晶體管關(guān)閉而截止漏電電流。
6．如權(quán)利要求5所述的一種漏電截止裝置，其中，該上拉負載為一PMOS晶體管，其柵極與漏極相耦接并和該致能啟動裝置的一輸入端以及該低壓啟動裝置的該漏極相耦接，該PMOS的源極則耦接該集成電路的電源節(jié)點。
7．如權(quán)利要求6所述的一種漏電截止裝置，其中，該致能啟動裝置為一“或非”門。
8．如權(quán)利要求2所述的一種漏電截止裝置，其中，該負標(biāo)稱電壓范圍介于-1V至-1.5V。
全文摘要
一種漏電截止裝置,特別是可將集成電路中待機線路輸出級上拉晶體管的漏電截止的裝置。包括:一電壓檢測裝置,其具有一低壓啟動裝置和一致能啟動裝置,該電壓檢測裝置檢測輸出級輸出端的電壓并根據(jù)所檢測的電壓大小和一由該集成電路所送出的待機信號而決定一啟動信號的輸出;以及一電壓提升裝置,當(dāng)接收到該啟動信號時即開始將輸出級輸出端的電壓提升,使得該上拉晶體管關(guān)閉而把漏電截止。其中該漏電截止裝置只有當(dāng)接收到該待機信號之后才可執(zhí)行動作。
文檔編號H03K17/08GK1219014SQ97122608
公開日1999年6月9日 申請日期1997年12月2日 優(yōu)先權(quán)日1997年12月2日
發(fā)明者周永發(fā) 申請人:世界先進積體電路股份有限公司