專利名稱:啟動電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及啟動電路，尤其涉及可以降低處于非零電流穩(wěn)態(tài)時的靜態(tài)電流的啟動電路。
背景技術(shù)：
在自偏置(bootstrap)電壓/電流源和電壓基準(zhǔn)源(Bandgap)中一般都要用到啟動電路(startup circuits)。
現(xiàn)有的啟動電路的電路結(jié)構(gòu)如圖1的虛線框內(nèi)部所示。圖1中PD代表關(guān)斷(PowerDown)信號，PDN是PD信號的反相信號，Vdd與Vss分別代表電源的高低電壓。在上電過程中PD為低等于Vss，PDN為高等于Vdd，因此在上電過程中M2、M9、M10始終關(guān)斷。圖1和圖2所示啟動電路的啟動原理為，在上電過程中硬性給需要啟動的電路注入或者拉出一定的電流從而消除需要啟動點電路的零電流穩(wěn)態(tài)。
在電源上電過程中，假如圖1虛線框外所示電路存在零電流穩(wěn)態(tài)，由于流過晶體管M1的電流為零，則晶體管M1的漏極與柵極電壓等于電壓Vdd；由于流過晶體管M7的電流為零，則晶體管M7的漏極與柵極電壓等于電壓Vss。此時圖1虛線框內(nèi)啟動電路中晶體管M3與M4的柵極電位等于Vss，晶體管M4關(guān)閉，M3打開，晶體管M5與M3漏極相連，其電壓此時等于Vdd，因此，此時晶體管M5打開，并且其漏源間電壓分別是Vdd和Vss，導(dǎo)致有電流從M5源漏兩極流過。因而有電流流過晶體管M1，M1打開。由于晶體管M1與M8鏡像，因此也有電流流過晶體管M8，M8打開，此時晶體管M7、M6、M4打開，晶體管M5柵極電壓降低導(dǎo)致晶體管M5關(guān)斷。電流平衡時流過晶體管M8的電流與流過晶體管M1的電流相等，此時即為電路的另一個穩(wěn)態(tài)(參考文獻1)。圖2是圖1的另一種拓?fù)浔磉_，其原理相同，區(qū)別在于當(dāng)電路處于零電流穩(wěn)態(tài)時M76關(guān)閉，M77打開，M74打開，因此有電流流過M66，從而消除了零電流穩(wěn)態(tài)。
但，當(dāng)電流處于非零電流穩(wěn)態(tài)時，由于晶體管M3和M4處于高電壓Vdd和低電壓Vss之間，因此有電流流過晶體管M3和M4，有較大的靜態(tài)電流。為了降低靜態(tài)電流，常規(guī)的處理是盡可能縮小M3的寬長比W/L。但是溝道調(diào)制效應(yīng)和工藝條件限制了晶體管寬長比W/L的縮小，因此為了獲得盡可能小的靜態(tài)電流，一個可以想到的手段是給M3漏極與M4漏極之間串接大電阻限制電路處于非零電流穩(wěn)態(tài)時的靜態(tài)電流(如圖3)。不過由于電阻面積較大，要想獲得比較小的靜態(tài)電流(比如1μA)，會極大地增加電路面積，這對電路成本十分不利，并且此時的靜態(tài)電流也不是很理想。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于，提供一種啟動電路，解決現(xiàn)有的啟動電流有較大的靜態(tài)電流的問題，降低電路的功耗。
本發(fā)明所采用的技術(shù)方案為提供一種啟動電路，包括晶體管M(34)、M(3)及M(4)，所述晶體管M(34)的柵極與晶體管M(4)的漏極連接，晶體管M(34)漏極與外接電路連接，源極與低電壓Vss連接，晶體管M(4)與外接電路的晶體管M(0)連接接收啟動電路控制信號，晶體管M(3)及M(4)的源極分別與高電壓Vdd及低電壓Vss連接，所述電路還包括晶體管M(42)，所述晶體管M(42)串接在晶體管晶體管M(3)與晶體管M(4)之間。
更具體地，所述電路還包括晶體管M(41)，所述晶體管M(41)及M(42)均為PMOS晶體管。
更具體地，所述晶體管M(3)、M(41)及M(42)與外部電路控制信號連接，由外部信號控制關(guān)斷，晶體管M(4)的柵極與外部電路連接。
更具體地，所述晶體管M(34)的柵極與低電壓Vss之間連接有晶體管M(0)。
更具體地，所述電路還包括晶體管M(41)，所述晶體管M(41)為NMOS晶體管，晶體管M(42)為PMOS晶體管。
更具體地，所述晶體管M(3)及M(42)與外部電路控制信號連接，由外部信號控制關(guān)斷，晶體管M(41)及M(4)的柵極與外部電路連接。
更具體地，所述所述晶體管M(34)的柵極與低電壓Vss之間連接有晶體管M(10)。
本發(fā)明與現(xiàn)有技術(shù)相比，有益效果在于本發(fā)明的啟動電路中在晶體管M(3)與晶體管M(4)之間串接有晶體管M(41)及M(42)，增大了啟動電路的阻抗，減小啟動電路處于非零電流穩(wěn)態(tài)時經(jīng)過晶體管M(3)及M(4)的靜態(tài)電流，從而降低功耗。

圖1為現(xiàn)有的啟動電路與外接電路連接關(guān)系示意圖。
圖2為圖1的另一種拓?fù)浣Y(jié)構(gòu)示意圖。
圖3為增加電阻的現(xiàn)有改進示意圖，圖4為本發(fā)明的啟動電路與外接電路連接關(guān)系示意圖。
圖5為本發(fā)明的另一種實施例的啟動電路與外接電路連接關(guān)系示意圖。
圖6為本發(fā)明的啟動電路增加外部控制時的電路示意圖。
圖7為本發(fā)明的啟動電路增加外部控制時的另一種形式的電路示意圖。
圖8為現(xiàn)有的現(xiàn)有的啟動電路仿真結(jié)果示意圖。
圖9為本發(fā)明的啟動電路仿真結(jié)果示意圖。
具體實施方式
本發(fā)明的啟動電路通過在晶體管M3與M4之間串接晶體管M41與M42，在極大地減小啟動電路靜態(tài)電流的同時不影響芯片的面積成本。
如圖4所示，本發(fā)明的啟動電路包括晶體管M34、晶體管M3、晶體管M4、晶體管M41、晶體管M42及晶體管M4，所述晶體管M34的柵極與晶體管M4的漏極連接，所述晶體管M34的漏極與外接的自偏置電壓的晶體管M14的漏極與柵極連接，晶體管M34的源極與低電壓Vss連接。所述晶體管M42及M41串接在晶體管M3與M4之間，晶體管M3、M42、M41及M4的柵極連接，并與外接電路的晶體管M0的柵極連接。晶體管M3的源極與高電壓Vdd連接，晶體管M4的源極與低電壓Vss連接。
在本發(fā)明的第一種實施例當(dāng)中，所述晶體管M42和M41為PMOS管。在電源上電過程中，圖4的虛線框外的電路存在零電流穩(wěn)態(tài)，由于流過晶體管M14的電流為零，則晶體管M14的漏極與柵極電壓等于電壓Vdd；由于流過M0的電流為零，則M0的漏極與柵極電壓等于電壓Vss。此時，因為晶體管M0的柵極與晶體管M3、M42、M41及M4的柵極連接，電位相同，因此圖4虛線框內(nèi)啟動電路中晶體管M3、M42、M41及M4的柵極電位等于Vss，因此PMOS管晶體管M3、M42及M41打開，NMOS管晶體管M4沒有打開。因晶體管M4沒有打開，M4的漏極有高電位Vdd，晶體管M34的柵極與晶體管M4的漏極相連，此時M34的柵極產(chǎn)生一個大于其閾值電壓的高電位Vdd導(dǎo)致M34被打開，并且M34其漏源間電壓分別是Vdd和Vss，導(dǎo)致有電流從M34源漏兩極流過，從而有電流流過外接電路的晶體管M14，使晶體管M14打開。由于晶體管M14與M13鏡像，因此也有電流流過M13，使M13打開。此時晶體管M0、M16、M4打開，M34柵極電壓降低導(dǎo)致M34關(guān)斷，電路處于另一個穩(wěn)態(tài)。電流平衡時流過M13的電流與流過M1的電流相等。
所述啟動電路處于穩(wěn)態(tài)時，因為晶體管M3與M4分別與高電壓Vdd與低電壓Vss，因此有電流通過晶體管M3與M4之間，但晶體管M3與M4之間串接有晶體管M41及M42，增大了啟動電路中高電壓Vdd和低電壓Vss之間的阻抗，從而減小了靜態(tài)時流過晶體管M3和M4的電流。
如圖5所示，本發(fā)明的第二種實施例當(dāng)中所述晶體管M42為PMOS管，晶體管M41可以為NMOS管。此時，在上電過程與第一種實施例當(dāng)中的上電過程相似，只是M0的漏極與柵極電壓等于電壓Vss時，因為晶體管M0的柵極與晶體管M3、M42、M41及M4的柵極連接，電位相同，PMOS管晶體管M3、M42打開，NMOS管晶體管M41、NMOS管晶體管M4沒有打開。
但本發(fā)明的第二種實施例的上電過程中，如圖5所示啟動電路啟動后只有外接電路的晶體管M7柵極電壓到達一定值(大于Vth(M43)+Vds(M4))后M43導(dǎo)通，M3、M42、M43、M4組成的通路才會完全打開，并有電流流過，而圖4所示的啟動電路中當(dāng)晶體管M0柵極電壓大于Vth(M4)后M3、M42、M41、M4組成的通路就會打開有電流流過。因此，如圖5所示電路中的啟動電路進一步提高了翻轉(zhuǎn)閾值電壓。
在本發(fā)明的啟動電路中，如圖6所示，晶體管M3、M42、M41可以由外部電路控制關(guān)斷，增加電路控制的靈活性。其具體連接方式如圖4所示。此時，所述晶體管M3、M42及M41串接，外部電路控制信號PDN與三個晶體管M3、M42及M41的柵極連接，晶體管M4的柵極與外接電路的晶體管M0的柵極連接，從而將電壓傳輸給晶體管M3、M42及M41。所述晶體管M34與低電壓Vss之間連接有晶體管M10，所述晶體管M10的柵極與外部電路控制信號PDN連接，對晶體管M10進行PowerDown(關(guān)斷)控制。
在本發(fā)明的啟動電路中，晶體管M3及M42可以由外部電路控制關(guān)斷，增加電路控制的靈活性。其具體連接方式如圖7所示。此時，所述晶體管M3與M42串接，晶體管M43與M4串接。晶體管M42的漏極與晶體管M43的漏極連接。即，晶體管M3、M42、M43、M4均串接。晶體管M34的柵極與晶體管M42的漏極連接，晶體管M4的柵極與外接電路的晶體管M0的柵極連接，從而將電壓傳輸給晶體管M3、M42及M41。所述晶體管M3及M42與外部電路控制信號PDN連接。晶體管M34的柵極與低電壓Vss之間連接有晶體管M10，所述晶體管M10的柵極與外部電路控制信號PDN連接。
請參閱圖8及圖9，圖8及圖9為圖3所示的啟動電路與圖4所示的啟動電路的仿真結(jié)果對比示意圖。在圖3所示電路中電阻R2取1MΩ，/M42/D代表從圖4中MOS管M42漏極流出的電流。在圖8中/M18/D代表從圖3中電阻R2流向Vss的電流。在圖9所示圖中/net091代表圖4中MOS管M34柵極電壓，/net062代表圖3中MOS管M5柵極電壓。
從圖8和圖9中可以看到采用本發(fā)明提出的技術(shù)后靜態(tài)電流降低，而啟動功能不變，與圖3已有方案相比也降低了芯片面積的同時，減小了啟動電路處于非零電流穩(wěn)態(tài)時的靜態(tài)電流。
以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種啟動電路，包括晶體管M(34)、M(3)及M(4)，所述晶體管M(34)的柵極與晶體管M(4)的漏極連接，晶體管M(34)漏極與外接電路連接，源極與低電壓Vss連接，晶體管M(4)與外接電路的晶體管M(0)連接接收啟動電路的控制信號，晶體管M(3)及M(4)的源極分別與高電壓Vdd及低電壓Vss連接，其特征在于，所述電路還包括晶體管M(42)，所述晶體管M(42)串接在晶體管晶體管M(3)與晶體管M(4)之間。
2.如權(quán)利要求
1所述的啟動電路，其特征在于，所述電路還包括晶體管M(41)，所述晶體管M(41)及M(42)均為PMOS晶體管。
3.如權(quán)利要求
2所述的啟動電路，其特征在于，所述晶體管M(3)、M(41)及M(42)與外部電路控制信號連接，由外部信號控制關(guān)斷，晶體管M(4)的柵極與外部電路連接。
4.如權(quán)利要求
3所述的啟動電路，其特征在于，所述晶體管M(34)的柵極與低電壓Vss之間連接有晶體管M(0)。
5.如權(quán)利要求
1所述的啟動電路，其特征在于，所述電路還包括晶體管M(41)，所述晶體管M(41)為NMOS晶體管，晶體管M(42)為PMOS晶體管。
6.如權(quán)利要求
5所述的啟動電路，其特征在于，所述晶體管M(3)及M(42)與外部電路控制信號連接，由外部信號控制關(guān)斷，晶體管M(41)及M(4)的柵極與外部電路連接。
7.如權(quán)利要求
6所述的啟動電路，其特征在于，所述所述晶體管M(34)的柵極與低電壓Vss之間連接有晶體管M(10)。
專利摘要
本發(fā)明公開了一種啟動電路，包括晶體管M(34)、M(3)及M(4)，所述晶體管M(34)的柵極與晶體管M(4)的漏極連接，漏極與外接電路連接，源極與低電壓Vss連接，晶體管M(4)與外接電路的晶體管M(0)連接接收啟動電路的控制信號，晶體管M(3)及M(4)的源極分別與高電壓Vdd及低電壓Vss連接，所述電路還包括晶體管M(42)，所述晶體管M(42)串接在晶體管晶體管M(3)與晶體管M(4)之間。本發(fā)明的啟動電路在晶體管M(3)與晶體管M(4)之間串接晶體管M(41)及M(42)，增大了啟動電路的阻抗，減小電路處于非零電流穩(wěn)態(tài)時經(jīng)過晶體管M(3)及M(4)的靜態(tài)電流，從而降低功耗。
文檔編號H03K17/687GK1996756SQ200610157723
公開日2007年7月11日 申請日期2006年12月25日
發(fā)明者索武生, 肖丹 申請人:深圳安凱微電子技術(shù)有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan