專利名稱:電平移動(dòng)電路以及使用該電平移動(dòng)電路的驅(qū)動(dòng)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電平移動(dòng)電路以及使用該電平移動(dòng)電路的驅(qū)動(dòng)電路。
背景技術(shù)：
近來在顯示裝置中，以輕薄、低功耗為特點(diǎn)的液晶顯示裝置(LCD)廣泛普及，并且隨著與大屏幕和運(yùn)動(dòng)圖像相適應(yīng)的技術(shù)的提高，大屏幕液晶電視也得以實(shí)現(xiàn)。作為這些液晶顯示裝置，使用可進(jìn)行高精度顯示的有源矩陣驅(qū)動(dòng)方式的液晶顯示裝置。首先，參照?qǐng)D21來簡要說明有源矩陣驅(qū)動(dòng)方式的液晶顯示裝置的典型結(jié)構(gòu)。在圖21中，通過等價(jià)電路來示意性地示出了與液晶顯示部的一個(gè)像素連接的主要結(jié)構(gòu)。
通常，有源矩陣驅(qū)動(dòng)方式的液晶顯示裝置的顯示部(顯示面板)960由將透明的像素電極964和薄膜晶體管(TFT)963布置成矩陣狀的半導(dǎo)體基板(例如在玻璃SXGA面板的情況下，為1280×3象素列×1024像素行)、在整個(gè)面上形成一個(gè)透明電極966的相對(duì)基板、以及使這兩個(gè)基板相對(duì)并在它們之間封裝液晶的結(jié)構(gòu)構(gòu)成。
通過掃描信號(hào)來控制具有開關(guān)功能的TFT 963的導(dǎo)通/截止，當(dāng)TFT963導(dǎo)通時(shí)，向像素電極964施加與視頻數(shù)據(jù)信號(hào)對(duì)應(yīng)的灰度信號(hào)電壓，通過各個(gè)像素電極964與相對(duì)基板電極966之間的電位差來改變液晶的透過率，并由液晶電容965將該電位差保持恒定時(shí)間，由此來顯示圖像。
在半導(dǎo)體基板上，傳輸施加給各個(gè)像素電極964的多個(gè)電平電壓(灰度信號(hào)電壓)的數(shù)據(jù)線962和傳輸掃描信號(hào)的掃描線961被布置成格子狀(在上述彩色SXGA面板的情況下，數(shù)據(jù)線為1280×3條，掃描線為1024條)，掃描線961和數(shù)據(jù)線962由于在彼此的交叉部生成的電容以及位于該交叉部與相對(duì)基板電極之間的液晶電容等而成為大的電容性負(fù)載。
由柵極驅(qū)動(dòng)器970向掃描線961提供掃描信號(hào)，并且由數(shù)據(jù)驅(qū)動(dòng)器980通過數(shù)據(jù)線962而向各個(gè)像素電極964提供灰度信號(hào)電壓。另外，顯示控制器950控制柵極驅(qū)動(dòng)器970和數(shù)據(jù)驅(qū)動(dòng)器980，并由顯示控制器950提供它們各自需要的時(shí)鐘CLK、控制信號(hào)、電源電壓等，視頻數(shù)據(jù)則被提供給數(shù)據(jù)驅(qū)動(dòng)器980。目前，視頻數(shù)據(jù)以數(shù)字?jǐn)?shù)據(jù)為主流。
在一個(gè)幀期間(1/60·秒)進(jìn)行與一個(gè)畫面相當(dāng)?shù)臄?shù)據(jù)的更新，用各個(gè)掃描線依次選擇每一像素行(每條線)，并在選擇期間內(nèi)，通過各個(gè)數(shù)據(jù)線來提供灰度電壓。
相對(duì)于柵極驅(qū)動(dòng)器970至少提供2值的掃描信號(hào)就可以，數(shù)據(jù)驅(qū)動(dòng)器980卻需要用與灰度數(shù)相應(yīng)的多值等級(jí)的灰度電壓來驅(qū)動(dòng)數(shù)據(jù)線。為此，數(shù)據(jù)驅(qū)動(dòng)器980具有數(shù)模轉(zhuǎn)換電路(DAC)，該數(shù)模轉(zhuǎn)換電路(DAC)由將視頻數(shù)據(jù)轉(zhuǎn)換為灰度信號(hào)電壓的譯碼器和將該灰度信號(hào)電壓放大輸出到數(shù)據(jù)線962上的運(yùn)算放大器構(gòu)成。
近來，隨著液晶顯示裝置的高圖像質(zhì)量(多灰度化)的不斷深入，掃描信號(hào)和灰度信號(hào)的電壓振幅呈現(xiàn)出變高的趨勢(shì)。因此，對(duì)柵極驅(qū)動(dòng)器970和數(shù)據(jù)驅(qū)動(dòng)器980的輸出部提出了高電壓化的要求。而另一方面，關(guān)于從顯示控制器950向柵極驅(qū)動(dòng)器970和數(shù)據(jù)驅(qū)動(dòng)器980提供的各種控制信號(hào)和視頻數(shù)據(jù)信號(hào)，卻要求以少的配線數(shù)和低EMI等進(jìn)行高速傳輸，從而這些信號(hào)的振幅變得越來越小。另外，為了抑制對(duì)隨著多灰度化而增加的數(shù)據(jù)量進(jìn)行處理的邏輯電路的面積增加(高成本化)，對(duì)柵極驅(qū)動(dòng)器970和數(shù)據(jù)驅(qū)動(dòng)器980的內(nèi)部采用了微細(xì)加工，邏輯電路的電源電壓隨之呈現(xiàn)出低電壓化的趨勢(shì)。
即，對(duì)柵極驅(qū)動(dòng)器970和數(shù)據(jù)驅(qū)動(dòng)器980的輸入部提出了低電壓化的要求、而對(duì)輸出部卻提出了高電壓化的要求。因此，在將輸入部的低電壓信號(hào)轉(zhuǎn)換為輸出部的高電壓信號(hào)的電平移動(dòng)電路中，必須將低振幅信號(hào)迅速轉(zhuǎn)換為高振幅信號(hào)。
非專利文獻(xiàn)1近代科學(xué)社「超LSI入門シリ一ズ5 MOS集積回路の基礎(chǔ)」pp.157-167(図5-42)；非專利文獻(xiàn)2SOCIETY FOR INFORMATION DISPLAY 2004INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERSVOLUME XXXV PP.1556-1559；專利文獻(xiàn)1日本專利文獻(xiàn)特開昭50-151433號(hào)公報(bào)專利文獻(xiàn)2日本專利文獻(xiàn)特開平2-188024號(hào)公報(bào)專利文獻(xiàn)3日本專利文獻(xiàn)特開昭59-154820號(hào)公報(bào)。

發(fā)明內(nèi)容但是，在以往的電平移動(dòng)電路中存在如果輸入振幅與輸入振幅之比變小則容易發(fā)生誤動(dòng)作的問題。以下將說明本申請(qǐng)的發(fā)明人對(duì)該問題進(jìn)行研究的結(jié)果。
下面，關(guān)于圖22、圖23、圖24中示意性示出的以往的電平移動(dòng)電路，以下述的電平移動(dòng)電路為例進(jìn)行說明。在所述電平移動(dòng)電路中，從輸入端子1、2分別輸入低電源VSS與電源VDD1的電位差的低振幅信號(hào)IN及其反相信號(hào)INB，并可從輸出端子3、4輸出具有低電源VSS與電源VDD2(VDD2＞VDD1)的電位差且與輸入信號(hào)IN同相的高振幅信號(hào)OUT及其反相信號(hào)OUTB。
圖22是示出以往一般的電平移動(dòng)電路的典型結(jié)構(gòu)例的圖。參照?qǐng)D22可知，包括NMOS晶體管901、902，它們的源極與VSS連接，柵極分別與差動(dòng)輸入IN、INB(振幅VDD1-VSS)連接；以及PMOS晶體管903、904，它們的源極與電源VDD連接，漏極與NMOS晶體管901、902的漏極連接，并且各個(gè)連接點(diǎn)分別與輸出OUTB、OUT連接；另外，PMOS晶體管903、904的柵極與輸出OUTB、OUT交叉連接。
在該結(jié)構(gòu)中，當(dāng)輸入信號(hào)IN、INB的電位發(fā)生變化時(shí)，晶體管901、902的放電動(dòng)作和晶體管903、904的充電動(dòng)作過渡性地同時(shí)發(fā)生，因此容易引起誤動(dòng)作或直通電流。
具體地說，例如作為初始狀態(tài)，假設(shè)輸入信號(hào)IN、INB分別為LOW電平(VSS)、HIGH電平(VDD1)，輸出信號(hào)OUT、OUTB分別為LOW電平(VSS)、HIGH電平(VDD2)。晶體管901、902分別截止、導(dǎo)通，晶體管903、904分別導(dǎo)通/截止。
然后，當(dāng)從該初始狀態(tài)輸入信號(hào)IN、INB分別變?yōu)镠IGH電平、LOW電平時(shí)，緊接該變化，晶體管901、902分別導(dǎo)通/截止。并且，在剛發(fā)生變化后，輸出信號(hào)OUT、OUTB分別為LOW電平、HIGH電平，晶體管903、904分別導(dǎo)通/截止。
因此，為了使電平移動(dòng)動(dòng)作正常進(jìn)行，晶體管901以超過晶體管903的充電能力的放電能力將輸出信號(hào)OUTB的電位降至LOW電平。當(dāng)輸出信號(hào)OUTB的電位變?yōu)長OW電平時(shí)，晶體管904導(dǎo)通，從而將輸出信號(hào)OUT提高到電源電位VDD2。其結(jié)果是，晶體管903截止，電平移動(dòng)結(jié)束。
因此，如果輸入信號(hào)IN的振幅變小，則晶體管901的放電能力下降(晶體管901的漏極電流變小)，從而容易發(fā)生誤動(dòng)作。
另外，即使電平移動(dòng)動(dòng)作正常進(jìn)行，如果輸入信號(hào)OUTB的變化慢的話，就會(huì)出現(xiàn)晶體管901和晶體管903同時(shí)導(dǎo)通的期間，從而會(huì)產(chǎn)生從電源VDD2向VSS的直通電流(through current)，導(dǎo)致功耗增大。隨之，輸出信號(hào)OUTB的變化也會(huì)變慢。
圖23是與圖22的結(jié)構(gòu)相比實(shí)現(xiàn)了高性能化的電平移動(dòng)電路，其在圖22的結(jié)構(gòu)的中間級(jí)具有晶體管905、906。該電平移動(dòng)電路包括NMOS晶體管901、902，它們的源極與VSS連接，柵極分別與差動(dòng)輸入IN、INB連接；PMOS晶體管903、904，它們的源極與電源VDD2連接；PMOS晶體管905、906，它們的源極與PMOS晶體管903、904的漏極連接，漏極與NMOS晶體管901、902的漏極連接，各個(gè)連接點(diǎn)分別與輸出OUTB、OUT連接，并且柵極與IN、INB連接；另外，PMOS晶體管903、904的柵極與輸出OUTB、OUT交叉連接。
在圖23的結(jié)構(gòu)中，例如作為初始狀態(tài)，假設(shè)輸入信號(hào)IN、INB分別為LOW電平(VSS)、HIGH電平(VDD1)，輸出信號(hào)OUT、OUTB分別為LOW電平(VSS)、HIGH電平(VDD2)。晶體管901、902分別截止、導(dǎo)通，晶體管903、904分別導(dǎo)通/截止。
當(dāng)從該初始狀態(tài)輸入信號(hào)IN、INB分別變?yōu)镠IGH電平、LOW電平時(shí)，緊接該變化，晶體管901導(dǎo)通，漏極電流流過，從而在晶體管905上產(chǎn)生與該電流相對(duì)應(yīng)的漏極-源極間電位差VDS，輸出信號(hào)OUTB從HIGH電平瞬時(shí)下降與晶體管905的漏極-源極間電位差VDS相應(yīng)的量。由此，輸出信號(hào)OUTB迅速下降，晶體管904導(dǎo)通，從而將輸出信號(hào)OUT的電位向第二電源VDD2一側(cè)提升，晶體管903截止，電平移動(dòng)結(jié)束。
但是，如果增大低電源電壓VSS與電源電壓VDD2的電位差，則與晶體管905的漏極-源極間電位差相應(yīng)的壓降給高速動(dòng)作帶來的效果變小，從而出現(xiàn)與圖22相同的問題。
若想防止圖22、圖23所示的電路結(jié)構(gòu)中的誤動(dòng)作和功耗的增大，則必須充分增大晶體管的尺寸，以使晶體管901、902具有高放電能力。
尤其是，當(dāng)輸入信號(hào)的振幅小、其HIGH電平的電位VDD1接近晶體管901、902的閾值電壓時(shí)，晶體管901、902的尺寸將很大。并且，此時(shí)為了驅(qū)動(dòng)大尺寸的晶體管901、902，也必須增大提供輸入信號(hào)的緩沖電路的尺寸。
另一方面，在專利文獻(xiàn)2中公開了在圖24中簡要示出的電平移動(dòng)電路，該電平移動(dòng)電路即使輸入信號(hào)的振幅小、輸出信號(hào)的振幅大，也可以正常工作。
圖24是在圖22的電平移動(dòng)電路(圖22的M81、M82、M83、M84)中增加了第一及第二電流供應(yīng)電路的結(jié)構(gòu)。
第一電流供應(yīng)電路僅在輸入信號(hào)IN從LOW電平(VSS)向HIGH電平(VDD1)變化時(shí)動(dòng)作。第二電流供應(yīng)電路僅在輸入信號(hào)INB從LOW電平(VSS)向HIGH電平(VDD1)變化時(shí)動(dòng)作。
第一電流供應(yīng)電路包括PMOS晶體管M85，其源極與電源VDD2連接，漏極與柵極連接；PMOS晶體管M86，其源極與電源VDD2連接，柵極與PMOS晶體管M85的柵極連接；PMOS晶體管M89，其漏極與PMOS晶體管M85的漏極連接，柵極與IN連接；以及NMOS晶體管90，其漏極與NMOS晶體管M89的源極連接，柵極與OUTB連接，源極與VSS連接。第二電流供應(yīng)電路包括PMOS晶體管M88，其源極與電源VDD2連接，漏極與柵極連接；PMOS晶體管M87，其源極與電源VDD2連接，柵極與PMOS晶體管M88的柵極連接；NMOS晶體管M91，其漏極與PMOS晶體管M88的漏極連接，柵極與INB連接；以及NMOS晶體管92，其漏極與NMOS晶體管M91的源極連接，柵極與OUT連接，源極與VSS連接。
作為初始狀態(tài)，假設(shè)輸入信號(hào)IN、INB分別為LOW電平(VSS)、HIGH電平(VDD1)，輸出信號(hào)OUT、OUTB分別為LOW電平(VSS)、HIGH電平(VDD2)。晶體管M81、M82分別截止、導(dǎo)通，晶體管M83、M84分別導(dǎo)通/截止。下面，對(duì)從該初始狀態(tài)，輸入信號(hào)IN、INB分別變?yōu)镠IGH電平、LOW電平的情況。
緊接該變化，晶體管M81、M82分別導(dǎo)通/截止。另外，緊接該變化，輸出信號(hào)OUT、OUTB變?yōu)長OW電平、HIGH電平，晶體管M83、M84分別導(dǎo)通/截止。
此時(shí)，在第一電流供應(yīng)電路中，HIGH電平的信號(hào)輸入晶體管M89、M90的柵極中，該晶體管M89、M90均導(dǎo)通，根據(jù)晶體管M89的柵極電壓(VDD1)和源極電壓(VSS)的電流通過電流反射鏡(M85、M86)而輸出，從而對(duì)輸出端子OUT進(jìn)行充電。
晶體管M86的輸出電流提高了輸出信號(hào)OUT的電位，使晶體管M83截止。
另一方面，晶體管M81降低了輸出信號(hào)OUTB的電位，晶體管M84導(dǎo)通，從而電平移動(dòng)結(jié)束。另外，當(dāng)輸出信號(hào)OUTB的電位下降時(shí)，第一電流供應(yīng)電路的晶體管M90截止，第一電流供應(yīng)電路被停止。
在圖24中，由于緊接在從初始狀態(tài)的變化之后，晶體管M83由于第一電流供應(yīng)電路而截止，所以，晶體管M81即使不具有圖22、圖23的晶體管901所需的高放電能力也能夠降低輸出信號(hào)OUTB的電位。因此，能夠可靠地進(jìn)行電平移動(dòng)動(dòng)作。
另外，第二電流供應(yīng)電路在輸入信號(hào)INB從LOW電平向HIGH電平變化時(shí)動(dòng)作，從而同樣能夠可靠地進(jìn)行電平移動(dòng)動(dòng)作。
因此，圖24的結(jié)構(gòu)在輸入信號(hào)的振幅小、輸出信號(hào)的振幅大時(shí)具有比圖22、圖23的電路更高的動(dòng)作可靠性。
如上所述，用于顯示裝置的驅(qū)動(dòng)電路的電平移動(dòng)電路被要求即使在輸入信號(hào)的振幅小、輸出信號(hào)的振幅大時(shí)也能夠可靠并迅速地動(dòng)作。
根據(jù)本申請(qǐng)發(fā)明人進(jìn)行分析的結(jié)果，圖24的電平移動(dòng)電路存在以下問題，即雖然輸出信號(hào)OUT、OUTB從LOW電平向HIGH電平變化時(shí)很迅速，但從HIGH電平向LOW電平變化時(shí)有時(shí)會(huì)產(chǎn)生延遲。
具體地說，圖24的輸出信號(hào)OUT、OUTB的電位的上升能力提高了第一及第二電流供應(yīng)電路的電流反射鏡(M85、M86)、(M87、M88)的輸出電流相對(duì)于輸入電流的放大率，由此可以增大充電電流，提高充電能力。
另一方面，輸出信號(hào)OUT、OUTB的電位的下降能力依賴于晶體管M81、M82，當(dāng)輸入信號(hào)IN、INB的振幅的HIGH電平的電位比較接近晶體管M81、M82的閾值電壓時(shí)，即使增大晶體管M81、M82的尺寸也難以獲得足夠的放電能力。
就圖24的電平移動(dòng)電路，進(jìn)行了其動(dòng)作的電路仿真(SPICE)。圖25示出了其結(jié)果。
圖25是圖24的電平移動(dòng)電路中的輸入信號(hào)IN、輸出信號(hào)OUT的輸入輸出波形。輸入信號(hào)、輸出信號(hào)的HIGH電平的電位分別為1V(VDD1)和12V(VDD2)，LOW電平的電位均為GND電平。輸入信號(hào)的HIGH電平的電位1V略大于晶體管M81、M82的閾值電壓0.8V。
根據(jù)圖25可知，由于輸入信號(hào)的HIGH電平的電位位于晶體管M81、M82的閾值電壓附近，所以，晶體管M81、M82不具有足夠的放電能力，輸出信號(hào)OUT的下降產(chǎn)生了延遲。另外，補(bǔ)充說明的是在該仿真中使用的電壓為了確認(rèn)動(dòng)作和效果而使用了簡單的電壓，并不一定要與在顯示裝置的驅(qū)動(dòng)電路中實(shí)際使用的電壓一致。
因此，本發(fā)明的目的在于，提供一種即使在輸入信號(hào)的振幅小、輸出信號(hào)的振幅大時(shí)也能夠可靠并迅速地動(dòng)作的電平移動(dòng)電路，以及使用該電平移動(dòng)電路的柵極驅(qū)動(dòng)器和數(shù)據(jù)驅(qū)動(dòng)器。
本申請(qǐng)中公開的發(fā)明為解決上述問題而大致如下構(gòu)成。
本發(fā)明一個(gè)方面的電平移動(dòng)電路包括第一及第二端子，輸入具有第一振幅的輸入信號(hào)及其互補(bǔ)信號(hào)；第三及第四端子，輸出具有比第一振幅大的第二振幅的輸出信號(hào)及其互補(bǔ)信號(hào)；輸出電路，其包括第一極性的第一及第二晶體管，分別連接在第一電源與第四及第三端子之間；以及第二極性的第三及第四晶體管，分別連接在第二電源與第四及第三端子之間，并且它們的控制端分別與第三及第四端子連接；第一電流控制電路，從所述第一端子和所述第四端子接收所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)，并基于所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)的值來向所述第一晶體管的控制端輸出第一電壓信號(hào)，從而驅(qū)動(dòng)控制流經(jīng)所述第一晶體管的電流；以及第二電流控制電路，從所述第二端子和所述第三端子接收所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)，并基于所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)的值來向所述第二晶體管的控制端輸出第二電壓信號(hào)，從而驅(qū)動(dòng)控制流經(jīng)所述第二晶體管的電流。
在本發(fā)明中，不向所述輸出電路中的所述第一及第二晶體管的控制端輸入來自所述第一端子和所述第二端子的所述輸入信號(hào)及其互補(bǔ)信號(hào)，每當(dāng)通過激活所述第一電流控制電路來使所述第一晶體管導(dǎo)通時(shí)，所述第一晶體管的控制端的電位與所述第一電源電位之間的差電位的大小被自由設(shè)定為所述第一振幅以上(但為所述第二振幅以下)，每當(dāng)通過激活所述第二電流控制電路來使所述第二晶體管導(dǎo)通時(shí)，所述第二晶體管的控制端的電位與所述第一電源電位之間的差電位的大小被自由設(shè)定為所述第一振幅以上(但為所述第二振幅以下)。
在本發(fā)明中，所述第一電流控制電路優(yōu)選如下構(gòu)成其在來自所述第一端子和第四端子的所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)均為第二邏輯值時(shí)被激活，從而使所述第一晶體管導(dǎo)通，當(dāng)通過所述導(dǎo)通的所述第一晶體管，所述輸出信號(hào)的互補(bǔ)信號(hào)從第二邏輯值變?yōu)榈谝贿壿嬛档碾娢粫r(shí)，變?yōu)榉羌せ?，從而使述第一晶體管截止。所述第二電流控制電路優(yōu)選如下構(gòu)成其在來自所述第二端子和第三端子的所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)均為第二邏輯值時(shí)被激活，從而使所述第二晶體管導(dǎo)通，當(dāng)通過所述導(dǎo)通的所述第二晶體管，所述輸出信號(hào)從第二邏輯值變?yōu)榈谝贿壿嬛档碾娢粫r(shí)，變?yōu)榉羌せ?，使所述第二晶體管截止。
在本發(fā)明中，所述第一電流控制電路優(yōu)選包括第一電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在控制端分別輸入所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)的兩個(gè)晶體管；以及第一電流電壓轉(zhuǎn)換電路，在將所述第一電流生成電路的輸出電流轉(zhuǎn)換為所述第一電壓信號(hào)后輸出給所述第一晶體管的控制端；。所述第二電流控制電路包括第二電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在控制端分別輸入所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)的兩個(gè)晶體管；以及第二電流電壓轉(zhuǎn)換電路，在將所述第二電流生成電路的輸出電流轉(zhuǎn)換為所述第二電壓信號(hào)后輸出給所述第二晶體管的控制端。
在本發(fā)明中，所述第一電流控制電路優(yōu)選包括第一電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)的第一極性的第五、第六晶體管；第一電阻，連接在所述第一電流生成電路的輸出端與所述第二電源之間；以及第二極性的第七晶體管和第二電阻，串聯(lián)連接在所述第一與第二電源之間，該第七晶體管的控制端與所述第一電流生成電路的輸出端連接；所述第七晶體管和所述第二電阻的連接點(diǎn)與所述第一晶體管的控制端連接。所述第二電流控制電路包括第二電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)的第一極性的第八、第九晶體管；第三電阻，連接在所述第二電流生成電路的輸出端與所述第二電源之間；以及第二極性的第十晶體管和第四電阻，串聯(lián)連接在所述第一與第二電源之間，該第十晶體管的控制端與所述第二電流生成電路的輸出端連接；所述第十晶體管和所述第四電阻的連接點(diǎn)與所述第二晶體管的控制端連接。
在本發(fā)明中，所述第一至第四電阻中的至少一個(gè)可以由連接成二極管(ダイオ一ト接続)的三極管、或電流源構(gòu)成。
在本發(fā)明中，所述輸出電路也可以包括第一極性的晶體管，與所述第一晶體管并聯(lián)連接在所述第四端子與所述第一電源之間，并基于所述輸入信號(hào)而被導(dǎo)通/截止控制；以及第一極性的晶體管，與所述第二晶體管并聯(lián)連接在所述第三端子與所述第一電源之間，并基于所述輸入信號(hào)的互補(bǔ)信號(hào)而被導(dǎo)通/截止控制。
在本發(fā)明中，還可以包括連接在所述第二電源與所述第三端子之間并且其控制端與所述第一電流生成電路的輸出端連接的第二極性的晶體管；以及連接在所述第二電源與所述第四端子之間并且其控制端與所述第二電流生成電路的輸出端連接的第二極性的晶體管。
本發(fā)明另一方面的掃描驅(qū)動(dòng)器基于輸入的時(shí)序信號(hào)來輸出掃描信號(hào)，并具有上述本發(fā)明的電平移動(dòng)電路。
本發(fā)明再一方面的數(shù)據(jù)驅(qū)動(dòng)器基于輸入的數(shù)字?jǐn)?shù)據(jù)信號(hào)來驅(qū)動(dòng)數(shù)據(jù)線，并具有上述本發(fā)明的電平移動(dòng)電路。該數(shù)據(jù)驅(qū)動(dòng)器具有接收來自所述電平移動(dòng)電路的輸出并輸出灰度電壓的數(shù)模轉(zhuǎn)換器。
本發(fā)明又一方面的接收器電路包括差動(dòng)電路，差動(dòng)輸入并差動(dòng)輸出數(shù)字?jǐn)?shù)據(jù)信號(hào)；以及電平移動(dòng)電路，在第一、第二端子差動(dòng)接收所述差動(dòng)電路的輸出，并將電平移動(dòng)后的信號(hào)及其互補(bǔ)信號(hào)從第三、第四端子輸出；所述電平移動(dòng)電路由權(quán)利要求
1～10、13、14中任一項(xiàng)所述的電平移動(dòng)電路構(gòu)成。
通過本發(fā)明實(shí)現(xiàn)了可應(yīng)對(duì)高速化和高可靠性的電平移動(dòng)電路，其即使在輸入信號(hào)的振幅小或信號(hào)電壓低、而被電平變換輸出的信號(hào)的振幅大時(shí)也能夠迅速動(dòng)作并抑制了輸出延遲、誤動(dòng)作等，從而能夠可靠地動(dòng)作。另外，本發(fā)明適用于有關(guān)顯示裝置的驅(qū)動(dòng)器。并且，通過在差動(dòng)接收輸入信號(hào)的差動(dòng)電路的后級(jí)設(shè)置本發(fā)明的電平移動(dòng)電路，適用于接收器電路。
圖1是本發(fā)明第一實(shí)施例的電平移動(dòng)電路的結(jié)構(gòu)示意圖；圖2是本發(fā)明第二實(shí)施例的電平移動(dòng)電路的結(jié)構(gòu)示意圖；圖3是本發(fā)明第三實(shí)施例的電平移動(dòng)電路的結(jié)構(gòu)示意圖；圖4是本發(fā)明第四實(shí)施例的電平移動(dòng)電路的結(jié)構(gòu)示意圖；圖5是本發(fā)明第五實(shí)施例的電平移動(dòng)電路的結(jié)構(gòu)示意圖；圖6是本發(fā)明第六實(shí)施例的電平移動(dòng)電路的結(jié)構(gòu)示意圖；圖7是本發(fā)明第七實(shí)施例的電平移動(dòng)電路的結(jié)構(gòu)示意圖；圖8是本發(fā)明第八實(shí)施例的電平移動(dòng)電路的結(jié)構(gòu)示意 圖9是本發(fā)明第九實(shí)施例的柵極驅(qū)動(dòng)器的結(jié)構(gòu)示意圖；圖10是本發(fā)明第九實(shí)施例的柵極驅(qū)動(dòng)器中的信號(hào)電壓振幅的變化示意圖；圖11是本發(fā)明第十實(shí)施例的數(shù)據(jù)驅(qū)動(dòng)器的結(jié)構(gòu)示意圖；圖12是電平移動(dòng)電路和并聯(lián)DAC的結(jié)構(gòu)示意圖；圖13是電平移動(dòng)電路和串聯(lián)DAC的結(jié)構(gòu)示意圖；圖14是本發(fā)明第十一實(shí)施例的接收器電路的結(jié)構(gòu)示意圖；圖15是本發(fā)明第十一實(shí)施例的接收器電路的應(yīng)用例的示意圖；圖16是用于說明圖3所示實(shí)施例的動(dòng)作的信號(hào)電壓波形圖；圖17是用于說明圖3所示第三實(shí)施例的動(dòng)作的信號(hào)電壓波形圖；圖18是用于說明圖5所示實(shí)施例的動(dòng)作的信號(hào)電壓波形圖；圖19是圖1所示電路的輸入輸出波形的示意圖；圖20是圖8所示電路的輸入輸出波形的示意圖；圖21是顯示裝置的結(jié)構(gòu)示意圖；圖22是電平移動(dòng)電路的典型結(jié)構(gòu)示意圖；圖23是專利文獻(xiàn)1的電平移動(dòng)電路的結(jié)構(gòu)示意圖；圖24是專利文獻(xiàn)2的電平移動(dòng)電路的結(jié)構(gòu)示意圖；圖25是圖24所示電路的輸入輸出波形的示意圖。
具體實(shí)施方式為了對(duì)上述本發(fā)明的各個(gè)方面進(jìn)行更詳細(xì)的描述，參照附圖來進(jìn)行說明。根據(jù)本發(fā)明第一實(shí)施方式的電平移動(dòng)電路包括第一及第二端子(1、2)，輸入具有第一振幅的輸入信號(hào)(IN)及其互補(bǔ)信號(hào)(INB)；第三及第四端子(3、4)，輸出具有比第一振幅大的第二振幅的輸出信號(hào)(OUT)及其互補(bǔ)信號(hào)(OUTB)；輸出電路(100)，其包括第一極性的第一及第二晶體管(M1、M2)，分別連接在第一電源(VSS)與第四及第三端子之間；以及第二極性的第三及第四晶體管(M3、M4)，分別連接在第二電源(VDD2)與第四及第三端子之間，并且它們的控制端分別與第三及第四端子連接；第一電流控制電路(200)，基于輸入信號(hào)(IN)和輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)的值的組合，向所述第一晶體管的控制端輸出第一電壓信號(hào)(VA)，驅(qū)動(dòng)控制流經(jīng)第一晶體管(M1)的電流(Ia)，從而使第四端子(4)的輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)變?yōu)榈谝浑娫?VSS)的電位；第二電流控制電路(300)，基于輸入信號(hào)的互補(bǔ)信號(hào)(INB)和輸出信號(hào)(OUT)的值的組合，向所述第二晶體管的控制端輸出第二電壓信號(hào)(VB)，驅(qū)動(dòng)控制流經(jīng)第二晶體管(M2)的電流(Ib)，從而使第三端子(3)的輸出信號(hào)(OUT)變?yōu)榈谝浑娫?VSS)的電位。
第一電流控制電路(200)包括與第一電源(VSS)連接的第一電流生成電路(210)，具有串聯(lián)連接并在控制端輸入輸入信號(hào)(IN)和輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)的兩個(gè)晶體管(M21、M22)；以及第一電流電壓轉(zhuǎn)換電路，將第一電流生成電路(210)的輸出電流轉(zhuǎn)換為第一電壓信號(hào)(VA)并將其輸出給第一晶體管(M1)的控制端。第二電流控制電路(300)包括與第一電源(VSS)連接的第二電流生成電路(310)，具有串聯(lián)連接并在控制端輸入輸入信號(hào)的互補(bǔ)信號(hào)(INB)和輸出信號(hào)(OUT)的兩個(gè)晶體管(M31、M32)；以及第二電流電壓轉(zhuǎn)換電路，將第二電流生成電路(310)的輸出電流轉(zhuǎn)換為第二電壓信號(hào)(VB)并將其輸出給第二晶體管(M2)的控制端。
以下說明本發(fā)明實(shí)施方式的作用。在第一電流控制電路(200)中，當(dāng)輸入信號(hào)(IN)和輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)均為第二邏輯值的電位時(shí)，第一電流生成電路(210)的兩個(gè)晶體管(M21、M22)導(dǎo)通，從而生成電流(Ic)。通過所述第一電流電壓轉(zhuǎn)換電路來將電流(Ic)轉(zhuǎn)換為從第一電源(VSS)到第二電源(VDD2)的電壓范圍內(nèi)的第一電壓信號(hào)(VA)并將其輸出給第一晶體管(M1)的控制端，當(dāng)生成了電流(Ic)時(shí)，使第一晶體管(M1)導(dǎo)通。此時(shí)，通過流經(jīng)第一晶體管(M1)的電流(Ia)，在第四端子(4)與第一電源(VSS)之間有電流(Ia)流動(dòng)，從而第四端子(4)的輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)從第二邏輯值變?yōu)榈谝贿壿嬛档碾娢?。由此，控制端與第四端子(4)連接的第四晶體管(M4)也導(dǎo)通，從而通過流經(jīng)第四晶體管(M4)的電流，第三端子(3)的輸出信號(hào)(OUT)從第一邏輯值變?yōu)榈诙壿嬛档碾娢?。?dāng)輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)從第二邏輯值變?yōu)榈谝贿壿嬛档碾娢粫r(shí)，第一電流生成電路(210)的兩個(gè)晶體管(M21、M22)中的一個(gè)截止，電流(Ic)被切斷，第一電流控制電路(200)停止。
在第二電流控制電路(300)中，當(dāng)輸入信號(hào)的互補(bǔ)信號(hào)(INB)和輸出信號(hào)(OUTB)均為第二邏輯值的電位時(shí)，第二電流生成電路(310)的兩個(gè)晶體管(M31、M32)導(dǎo)通，從而生成電流(Id)。通過所述第二電流電壓轉(zhuǎn)換電路將電流(Id)轉(zhuǎn)換為從第一電源(VSS)到第二電源(VDD2)的電壓范圍內(nèi)的第二電壓信號(hào)(VB)并將其輸出給第二晶體管(M2)。此時(shí)，通過流經(jīng)第二晶體管(M2)的電流(Ib)，在第三端子(3)與第一電源(VSS)之間有電流(Ib)流動(dòng)，從而第三端子(3)的輸出信號(hào)(OUT)從第二邏輯值變?yōu)榈谝贿壿嬛档碾娢?。由此，控制端與第三端子(3)連接的第三晶體管(M3)也導(dǎo)通，從而通過流經(jīng)第三晶體管(M3)的電流，第四端子(4)的輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)從第一邏輯值變?yōu)榈诙壿嬛档碾娢?。?dāng)輸出信號(hào)(OUT)從第二邏輯值變?yōu)榈谝贿壿嬛档碾娢粫r(shí)，第二電流生成電路(310)的兩個(gè)晶體管(M31、M32)中的一個(gè)截止，電流(Id)被切斷，第二電流控制電路(300)停止。
構(gòu)成所述輸入信號(hào)(IN)及其互補(bǔ)信號(hào)(INB)的振幅的第一及第二邏輯值的電位是相對(duì)于在控制端輸入所述輸入信號(hào)或其互補(bǔ)信號(hào)的晶體管的閾值電壓成為高電位及低電位的兩個(gè)電壓值。另外，第一及第二電源、第一及第二邏輯值、以及晶體管極性的關(guān)系如下所述。即，當(dāng)?shù)诙娫?VDD2)相對(duì)于第一電源(VSS)為高電位時(shí)，第一及第二極性的晶體管分別為N溝道和P溝道的晶體管，第一及第二邏輯值分別為LOW電平和HIGH電平。另外，當(dāng)?shù)诙娫?VDD2)相對(duì)于第一電源(VSS)為低電位時(shí)，第一及第二極性的晶體管分別為P溝道和N溝道的晶體管，第一及第二邏輯值分別為HIGH電平和LOW電平。
在本發(fā)明的一個(gè)實(shí)施方式中，第一電流控制電路(200)包括第一電流生成電路(210)，其一端與第一電源(VSS)連接，并且具有串聯(lián)連接并在各自的控制端輸入輸入信號(hào)(IN)和輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)的兩個(gè)第一極性的第五、第六晶體管(M21、M22)；第一電阻(R23)，連接在第一電流生成電路的輸出端與第二電源(VDD2)之間；以及第二極性的第七晶體管(M24)和第二負(fù)荷電阻(R25)，以聯(lián)連接在第一與第二電源(VSS、VDD2)之間，并且該第七晶體管(M24)的控制端與第一電流生成電路的輸出端連接；第七晶體管(M24)和第二電阻(R25)的連接點(diǎn)(N2)被作為輸出端，第七晶體管(M24)和第二電阻(R25)的連接點(diǎn)(N2)與第一晶體管(M1)的控制端連接。
第二電流控制電路(300)包括第二電流生成電路(310)，其一端與第一電源(VSS)連接，并且具有串聯(lián)連接并在各自的控制端輸入輸入信號(hào)的互補(bǔ)信號(hào)(INB)和輸出信號(hào)(OUT)的兩個(gè)第一極性的第八、第九晶體管(M31、M32)；第三電阻(R33)，連接在第二電流生成電路的輸出端與第二電源(VDD2)之間；以及第二極性的第十晶體管(M34)和第四電阻(R35)，以聯(lián)連接在第一與第二電源(VSS、VDD2)之間，并且該第十晶體管(M34)的控制端與第二電流生成電路的輸出端連接；第十晶體管和第四電阻(R35)的連接點(diǎn)(N4)被作為輸出端，第十晶體管和第四電阻(R35)的連接點(diǎn)與第二晶體管(M2)的控制端連接。
在本發(fā)明的一個(gè)實(shí)施方式中，可將所述第一至第四電阻替換為連接成二極管的三極管或電流源。
在本發(fā)明的一個(gè)實(shí)施方式中，所述第一電流控制電路(200)包括第一電流生成電路(210)，其一端與第一電源(VSS)連接，并且具有串聯(lián)連接并在各自的控制端輸入輸入信號(hào)(IN)和輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)的兩個(gè)第一極性的第五、第六晶體管(M21、M22)；第二極性的第十一晶體管(M23)，連接在第一電流生成電路的輸出端與第二電源(VDD2)之間，并被連接成二極管(控制端和輸出端被連接)；以及第二極性的第七晶體管(M24)和連接成二極管的第一極性的第十二晶體管(M25)，以聯(lián)連接在第一及第二電源(VSS、VDD2)之間，并且該第七晶體管(M24)的控制端與第十一晶體管(M23)的控制端連接；第十二晶體管(M25)的控制端與第一晶體管(M1)的控制端連接。在該結(jié)構(gòu)中，第十一晶體管(M23)和第七晶體管(M24)、以及第十二晶體管(M25)和第一晶體管(M1)分別起到電流反射鏡(晶體管對(duì))的作用，從而將第一電流生成電路(210)生成的電流(Ic)轉(zhuǎn)換為流經(jīng)第一晶體管(M1)的電流(Ia)。電流(Ia)根據(jù)構(gòu)成各個(gè)電流反射鏡(晶體管對(duì))的兩個(gè)晶體管的尺寸比而被轉(zhuǎn)換為將電流(Ic)放大的電流值。
第二電流控制電路(300)包括第二電流生成電路(310)，其一端與第一電源(VSS)連接，并且具有串聯(lián)連接并在各自的控制端輸入輸入信號(hào)的互補(bǔ)信號(hào)(INB)和輸出信號(hào)(OUT)的兩個(gè)第一極性的第八、第九晶體管(M31、M32)；第二極性的第十三晶體管(M33)，連接在第二電流生成電路的輸出端與第二電源(VDD2)之間，并被連接成二極管(控制端和輸出端被連接)；以及第二極性的第十晶體管(M34)和被連接成二極管的第一極性的第十四晶體管(M35)，以聯(lián)連接在第一與第二電源(VSS、VDD2)之間，并且該第十晶體管(M34)的控制端與第十三晶體管(M33)的控制端連接；第十四晶體管(M35)的控制端與第二晶體管(M2)的控制端連接。在該結(jié)構(gòu)中，第十三晶體管(M33)和第十晶體管(M34)、以及第十四晶體管(M35)和第二二晶體管(M2)分別起到電流反射鏡(晶體管對(duì))的作用，從而將第二電流生成電路(210)生成的電流(Id)轉(zhuǎn)換為流經(jīng)第二晶體管(M2)的電流(Ib)。電流(Ib)根據(jù)構(gòu)成各個(gè)電流反射鏡(晶體管對(duì))的兩個(gè)晶體管的尺寸比而被轉(zhuǎn)換為將電流(Id)放大的電流值。
在本發(fā)明的一個(gè)實(shí)施方式中，第一電流控制電路(200)包括第一電流生成電路(210)，其一端與第一電源(VSS)連接，并且具有串聯(lián)連接并在各自的控制端輸入輸入信號(hào)(IN)和輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)的兩個(gè)第一極性的第五、第六晶體管(M21、M22)；第二極性的第十一晶體管(M23)，連接在第一電流生成電路的輸出端與第二電源(VDD2)之間，并被連接成二極管；以及第二極性的第七晶體管(M24)和第一極性的第十二晶體管(M25)，串聯(lián)連接在第一與第二電源(VSS、VDD2)之間，并且該第七晶體管(M24)的控制端與第十一晶體管(M23)的控制端連接；第七晶體管和第十二晶體管的連接點(diǎn)與第一晶體管(M1)的控制端連接。從偏壓電路(400)向第一極性的第十二晶體管(M25)的控制端提供偏壓(VB1)。在該結(jié)構(gòu)中，第十一晶體管(M23)和第七晶體管(M24)起到電流反射鏡的作用，第十二晶體管(M25)起到電流源的作用。并且，通過第一電流生成電路(210)生成的電流(Ic)，使第一晶體管(M1)的控制端的電位在從第一電源(VSS)到第二電源(VDD2)的電壓范圍內(nèi)變化。由此，將流經(jīng)第一晶體管(M1)的電流(Ia)轉(zhuǎn)換為將電流(Ic)放大的電流值。
第二電流控制電路(300)包括第二電流生成電路(310)，其一端與第一電源(VSS)連接，并且具有串聯(lián)連接并在各自的控制端輸入輸入信號(hào)的互補(bǔ)信號(hào)(INB)和輸出信號(hào)(OUT)的兩個(gè)第一極性的第八、第九晶體管(M31、M32)；第二極性的第十三晶體管(M33)，連接在第二電流生成電路的輸出端與第二電源(VDD2)之間，并被連接成二極管；以及第二極性的第十晶體管(M34)和第一極性的第十四晶體管(M35)，以聯(lián)連接在第一與第二電源(VSS、VDD2)之間，并且該第十晶體管(M34)的控制端與第十三晶體管(M33)的控制端連接；第十晶體管和第十四晶體管的連接點(diǎn)與第二晶體管(M2)的控制端連接。從偏壓電路(400)向第一極性的第十四晶體管(M35)的控制端提供偏壓(VB1)。在該結(jié)構(gòu)中，第十三晶體管(M33)和第十晶體管(M34)起到電流反射鏡的作用，第十四晶體管(M35)起到電流源的作用。并且，根據(jù)第二電流生成電路(310)生成的電流(Id)，使第二晶體管(M2)的控制端的電位在從第一電源(VSS)到第二電源(VDD2)的電壓范圍內(nèi)變化。由此，將流經(jīng)第二晶體管(M2)的電流(Ib)轉(zhuǎn)換為將電流(Id)放大的電流值。
在本發(fā)明的一個(gè)實(shí)施方式中，第一電流控制電路(200)包括第一電流生成電路(210)，其一端與第一電源(VSS)連接，并且具有串聯(lián)連接并在各自的控制端輸入輸入信號(hào)(IN)和輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)的兩個(gè)第一極性的第五、第六晶體管(M21、M22)；第二極性的第十一晶體管(M23)，連接在第一電流生成電路的輸出端與第二電源(VDD2)之間，并被連接成二極管；以及第二極性的第七晶體管(M24)和第一極性的第十二晶體管(M25)，串聯(lián)連接在第一與第二電源(VSS、VDD2)之間，并且該第七晶體管(M24)的控制端與第十一晶體管(M23)的控制端連接；第七晶體管和第十二晶體管的連接點(diǎn)與第一晶體管(M1)的控制端連接，在第十二晶體管(M25A)的控制端輸入輸入信號(hào)(IN)。并且，在第一電流控制電路中，與第一極性的第十二晶體管(M25A)并聯(lián)設(shè)置有第一極性的第十五晶體管(M25B)，并在第十五晶體管(M25B)的控制端輸入輸入信號(hào)的互補(bǔ)信號(hào)(INB)。在該結(jié)構(gòu)中，第十二晶體管(M25A)和第十五晶體管(M25B)中必有一個(gè)導(dǎo)通，從而起到將輸入信號(hào)(IN)或其互補(bǔ)信號(hào)(INB)的第二邏輯值的電位作為偏壓的電流源的作用。
第二電流控制電路(300)包括第二電流生成電路(310)，其一端與第一電源(VSS)連接，并且具有串聯(lián)連接并在各自的控制端輸入輸入信號(hào)的互補(bǔ)信號(hào)(INB)和輸出信號(hào)(OUT)的兩個(gè)第一極性的第八、第九晶體管(M31、M32)；第二極性的第十三晶體管(M33)，連接在第二電流生成電路的輸出端與第二電源(VDD2)之間，并被連接成二極管；以及第二極性的第十晶體管(M34)和第一極性的第十四晶體管(M35A)，串聯(lián)連接在第一與第二電源(VSS、VDD2)之間，并且該第十晶體管(M34)的控制端與第十三晶體管(M33)的控制端連接；第十晶體管和第十四晶體管的連接點(diǎn)與第二晶體管(M2)的控制端連接，在第十四晶體管(M35A)的控制端輸入輸入信號(hào)的互補(bǔ)信號(hào)(INB)。并且，在第二電流控制電路中，與第一極性的第十四晶體管(M35A)并聯(lián)設(shè)置有第一極性的第十六晶體管(M35B)，并向第十六晶體管(M35B)的控制端輸入輸入信號(hào)(IN)。在該結(jié)構(gòu)中，第十四晶體管(M35A)和第十六晶體管(M35B)中必定有一個(gè)導(dǎo)通，從而起到將輸入信號(hào)(IN)或其互補(bǔ)信號(hào)(INB)的第二邏輯值的電位作為偏壓的電流源的作用。
在本發(fā)明的一個(gè)實(shí)施方式中，第一電流控制電路(200)包括第一電流生成電路(210)，其一端與第一電源(VSS)連接，并且具有串聯(lián)連接并在各自的控制端輸入輸入信號(hào)(IN)和輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)的兩個(gè)第一極性的第五、第六晶體管(M21、M22)；第二極性的第十一晶體管(M23)，連接在第一電流生成電路的輸出端與第二電源(VDD2)之間，并被連接成二極管；以及第二極性的第七晶體管(M24)和第一電流源(M25)，串聯(lián)連接在第一與第二電源(VSS、VDD2)之間，并且該第七晶體管(M24)的控制端與第十一晶體管(M23)的控制端連接；第七晶體管(M24)和第一電流源(M25)的連接點(diǎn)與第一晶體管(M1)的控制端連接，并且在第一電流控制電路中，與第一電流源(M25)并聯(lián)設(shè)置有第一極性的第十二晶體管(M26)，該第二晶體管(M2)的控制端與第十二晶體管(M26)的控制端連接。在該結(jié)構(gòu)中，當(dāng)在第一電流生成電路(210)的輸出電流(Ic)被截?cái)嗪蟮诙娏骺刂齐娐?300)動(dòng)作時(shí)，第十二晶體管(M26)使第一晶體管(M1)的控制端變?yōu)榈谝浑娫?VSS)的電位，從而起到使第一晶體管(M1)可靠截止的作用。
第二電流控制電路(300)包括第二電流生成電路(310)，其一端與第一電源(VSS)連接，并且具有串聯(lián)連接并在各自的控制端輸入輸入信號(hào)的互補(bǔ)信號(hào)(INB)和輸出信號(hào)(OUT)的兩個(gè)第一極性的第八、第九晶體管(M31、M32)；第二極性的第十三晶體管(M33)，連接在第二電流生成電路的輸出端與第二電源(VDD2)之間，并被連接成二極管；以及第二極性的第十晶體管(M34)和第二電流源(M35)，串聯(lián)連接在第一與第二電源(VSS、VDD2)之間，并且該第十晶體管(M34)的控制端與第十三晶體管(M33)的控制端連接；第十晶體管(M34)和第二電流源(M35)的連接點(diǎn)與第二晶體管(M2)的控制端連接。并且，在第二電流控制電路中，與第二電流源(M35)并聯(lián)設(shè)置有第一極性的第十四晶體管(M36)，第一晶體管(M1)的控制端與第十四晶體管(M36)的控制端連接。在該結(jié)構(gòu)中，當(dāng)在第二電流生成電路(310)的輸出電流(Id)被截?cái)嗪蟮谝浑娏骺刂齐娐?200)動(dòng)作時(shí)，第十四晶體管(M36)使第二晶體管(M2)的控制端變?yōu)榈谝浑娫?VSS)的電位，從而起到使第二晶體管(M2)可靠截止的作用。
在本發(fā)明的一個(gè)實(shí)施方式中，輸出電路(100)還可以包括第一極性的晶體管(M5)，該晶體管(M5)與第一晶體管(M1)并聯(lián)連接在第四端子(4)與第一電源(VSS)之間，并且控制端與第一端子(1)連接，從而基于輸入信號(hào)(IN)而被控制導(dǎo)通/截止；以及第一極性的晶體管(M6)，該晶體管(M6)與第二晶體管(M2)并聯(lián)連接在第三端子(3)與第一電源之間，并且控制端與第二端子(2)連接，從而基于輸入信號(hào)的互補(bǔ)信號(hào)(INB)而被控制導(dǎo)通/截止。在該結(jié)構(gòu)中，所述第一極性的晶體管(M5)在輸入信號(hào)(IN)為第二邏輯值時(shí)導(dǎo)通，從而起到使輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)保持第一電源(VSS)的電位的作用。另外，所述第一極性的晶體管(M6)在輸入信號(hào)的互補(bǔ)信號(hào)(INB)為第二邏輯值時(shí)導(dǎo)通，從而起到使輸出信號(hào)(OUT)保持第一電源(VSS)的電位的作用。由此，能夠?qū)﹄娫丛肼暤雀鞣N噪聲抑制輸出信號(hào)(OUT)及其互補(bǔ)信號(hào)(OUTB)的變動(dòng)。
在本發(fā)明的一個(gè)實(shí)施方式中，還可以包括第二極性的晶體管(M27)，該晶體管(M27)連接在第二電源(VDD2)與第三端子(3)之間，并且控制端與第一電流生成電路(210)的輸出端連接；以及第二極性的晶體管(M37)，該晶體管(M37)連接在第二電源(VDD2)與第四端子(4)之間，并且控制端與所述第二電流生成電路(310)的輸出端連接。在該結(jié)構(gòu)中，當(dāng)生成第一電流生成電路的輸出電流(Ic)時(shí)，所述晶體管(M27)使電流在第二電源(VDD2)與第三端子(3)之間流動(dòng)，從而起到使輸出信號(hào)(OUT)變?yōu)榈诙娫?VDD2)的電位的作用。由此，第三晶體管(M3)截止，輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)迅速變?yōu)榈谝浑娫?VSS)的電位。另外，當(dāng)生成第二電流生成電路的輸出電流(Id)時(shí)，所述晶體管(M37)使電流在第二電源(VDD2)與第四端子(4)之間流動(dòng)，從而起到使輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)變?yōu)榈诙娫?VDD2)的電位的作用。由此，第四晶體管(M4)截止，輸出信號(hào)(OUT)迅速變?yōu)榈谝浑娫?VSS)的電位。
本發(fā)明一個(gè)實(shí)施方式的掃描驅(qū)動(dòng)器在基于所輸入的時(shí)序信號(hào)來輸出掃描信號(hào)的掃描驅(qū)動(dòng)器中設(shè)置有所述電平移動(dòng)電路。
基于所輸入的數(shù)字?jǐn)?shù)據(jù)信號(hào)來驅(qū)動(dòng)數(shù)據(jù)線的數(shù)據(jù)驅(qū)動(dòng)器具有所述電平移動(dòng)電路。
本發(fā)明一個(gè)實(shí)施方式的接收器電路包括將數(shù)字?jǐn)?shù)據(jù)信號(hào)差動(dòng)輸入并差動(dòng)輸出的差動(dòng)電路，和在第一、第二端子接收所述差動(dòng)電路的輸出的所述電平移動(dòng)電路。下面以實(shí)施例進(jìn)行詳細(xì)說明。
實(shí)施例
圖1是本發(fā)明第一實(shí)施方式的結(jié)構(gòu)示意圖。參照?qǐng)D1可知，本發(fā)明第一實(shí)施方式的電平移動(dòng)電路包括輸出電路100，和第一、第二電流控制電路200、300。
輸出電路100包括MOS晶體管M1、M2，它們的源極與低電位電源VSS連接，漏極分別與輸出端子4、3連接；以及NMOS晶體管M3、M4，它們的源極與高電位電源VDD2連接，漏極分別與輸出端子4、3連接。
第一電流控制電路200包括第一電流生成電路210，其中，柵極分別與端子1(輸入信號(hào)IN)、端子4(輸出信號(hào)OUTB)連接的NMOS晶體管M21、M22以聯(lián)連接；電阻R23，連接在高電位電源VDD2與晶體管M21的漏極之間；PMOS晶體管M24，其源極與電源VDD2連接，柵極與晶體管M21的漏極和電阻R23的連接節(jié)點(diǎn)N1連接；以及電阻R25，連接在PMOS晶體管M24的漏極與低電位電源VSS之間；電阻R25和晶體管M24的漏極的連接點(diǎn)N2與晶體管M1的柵極連接。
第二電流控制電路300包括第二電流生成電路310，其中，柵極分別與端子2(輸入信號(hào)INB)、端子3(輸出信號(hào)OUT)連接的NMOS晶體管M31、M32以聯(lián)連接；電阻R33，連接在高電位電源VDD2與晶體管M31的漏極之間；PMOS晶體管M34，其源極與高電位電源VDD2連接，柵極與晶體管M31的漏極和電阻R33的連接節(jié)點(diǎn)N3連接；以及電阻R35，連接在PMOS晶體管M34的漏極與電源VSS之間；電阻R35與晶體管M34的漏極的連接節(jié)點(diǎn)N4與晶體管M2的柵極連接。
電流生成電路210、310都僅在輸入信號(hào)IN、INB從LOW電平向HIGH電平變化時(shí)生成輸出電流Ic、Id，并通過這些輸出電流Ic、Id來控制輸出電路100的晶體管M1、M2，以使輸出端子4和輸出端子3的電壓OUTB、OUT迅速下降到LOW電平(VSS)。在圖1所示的結(jié)構(gòu)中，輸入信號(hào)IN、INB被連接到晶體管M21、M31的柵極上而不直接輸入到輸出電路100的晶體管M1、M2的柵極上。其動(dòng)作原理如下當(dāng)輸入信號(hào)IN從LOW電平變?yōu)镠IGH電平時(shí)，由于OUTB為HIGH電平(VDD2)，所以晶體管M21、M22導(dǎo)通，連接點(diǎn)N1的電位下降，由此晶體管M24導(dǎo)通，有電流流過電阻R25，晶體管M1的柵極電位上升并使該晶體管M1導(dǎo)通，輸出端子4被放電，從而OUTB變?yōu)長OW電平(VSS)。另一方面，當(dāng)輸入信號(hào)INB從LOW電平變?yōu)镠IGH電平時(shí)，由于OUT為HIGH電平(VDD2)，所以晶體管M31、M32導(dǎo)通，節(jié)點(diǎn)N3的電位下降，由此晶體管M34導(dǎo)通，有電流流過電阻R35，晶體管M2的柵極電位上升并使該晶體管M2導(dǎo)通，輸出端子3被放電，從而OUT變?yōu)長OW電平(VSS)。
圖1所示的電平移動(dòng)電路是輸入圖19所示的低振幅的輸入信號(hào)IN及其反相信號(hào)INB并可輸出與輸入信號(hào)IN同相且高振幅的輸出信號(hào)OUT及其反相信號(hào)OUTB的電平移動(dòng)電路。在圖19中，為了方便起見，僅示出了輸入信號(hào)、輸出信號(hào)的正轉(zhuǎn)(正転)信號(hào)IN、OUT。電源電壓的關(guān)系為VDD2＞VDD1＞VSS。
可將輸入信號(hào)IN，如HIGH電平的電位為VDD1、LOW電平的電位為VSS的信號(hào)1，或以基準(zhǔn)電壓Vref為中心且HIGH電平的電位為(Vref+Vd)、LOW電平的電位為(Vref-Vd)的信號(hào)2等小振幅信號(hào)電平移動(dòng)為HIGH電平的電位為VDD2、LOW電平的電位為VSS的大振幅信號(hào)。輸入信號(hào)1、2均以HIGH電平使輸入信號(hào)的晶體管M21、M31導(dǎo)通，并均為LOW電平使所述晶體管M21、M31截止。信號(hào)2是處于信號(hào)1的振幅內(nèi)的信號(hào)，當(dāng)振幅特別小時(shí)，基準(zhǔn)電壓Vref接近晶體管M21、M31的閾值電壓。
以下說明圖1的電平移動(dòng)電路的動(dòng)作。
作為初始狀態(tài)，假設(shè)從端子1、2輸入的輸入信號(hào)IN、INB分別為LOW電平、HIGH電平，從端子3、4輸入的輸出信號(hào)OUT、OUTB分別為LOW電平(VSS)、HIGH電平(VDD2)。
另外，在初始狀態(tài)下，在第一電流控制電路200中，由于輸入信號(hào)IN為LOW電平，所以晶體管M21截止，電流生成電路210的輸出電流Ic被截?cái)?。電阻R23的一端的節(jié)點(diǎn)N1為VDD2，PMOS晶體管M24截止，電阻R25的一端N2為VSS。由此，晶體管M1也截止。
另一方面，在第二電流控制電路300中，由于輸出信號(hào)OUT為LOW電平，所以晶體管M32截止，電流生成電路310的輸出電流Id被截?cái)?。電阻R33的一端的節(jié)點(diǎn)N3為VDD2，PMOS晶體管M34截止，電阻R35的一端N4為VSS。由此，晶體管M2也截止。
如果對(duì)輸入信號(hào)IN、INB從該初始狀態(tài)分別變?yōu)镠IGH電平、LOW電平的情形進(jìn)行說明的話，則緊接該變化，在第一電流控制電路200中，輸入信號(hào)IN變?yōu)镠IGH電平，晶體管M21導(dǎo)通。另外，由于輸出信號(hào)OUTB變?yōu)镠IGH電平(VDD2)，所以晶體管M22也導(dǎo)通，由此電流生成電路210生成輸出電流Ic。
另一方面，在第二電流控制電路300中，由于輸入信號(hào)INB變?yōu)長OW電平、晶體管M31截止，所以輸出電流Id保持截?cái)酄顟B(tài)，晶體管M2也保持截止。
在第一電流控制電路200中，如果有輸出電流Ic流動(dòng)，則負(fù)荷電阻R23的端子間電壓增大，節(jié)點(diǎn)N1的電位下降，晶體管M24導(dǎo)通，從而在負(fù)荷電阻R25上有電流流過。
并且，隨著負(fù)荷電阻R25的端子間電壓的增大，晶體管M1的柵極-源極間電壓增大并且該晶體管M1導(dǎo)通，從而端子4的輸出信號(hào)OUTB下降為LOW電平(VSS)。
由于緊接在該變化之后晶體管M3導(dǎo)通，因此，晶體管M1需要具有比晶體管M3的充電能力高的放電能力。
但是，由于晶體管M1的柵極電位VA可在從低電源電壓VSS到高電源電壓VDD2的范圍內(nèi)變化，所以，晶體管M1即使不特別增大其尺寸也能夠容易地獲得高放電能力。
當(dāng)端子4的輸出信號(hào)OUTB變?yōu)長OW電平時(shí)，晶體管M4導(dǎo)通，端子3的輸出信號(hào)OUT上升至HIGH電平(VDD2)，晶體管M3截止，電平移動(dòng)結(jié)束。
由于電流生成電路210的晶體管M22在輸出信號(hào)OUTB變?yōu)長OW電平時(shí)截止，所以輸出電流Ic被截?cái)啵w管M1截止。
在輸入信號(hào)IN為HIGH電平的期間，即使輸出信號(hào)OUTB由于噪聲等而暫時(shí)從VSS上升，也由于再次生成輸出電流Ic而下降至LOW電平，因此動(dòng)作可靠性不會(huì)下降。
以上對(duì)輸入信號(hào)IN從LOW電平向HIGH電平變化時(shí)的動(dòng)作進(jìn)行了說明，當(dāng)輸入信號(hào)IN從HIGH電平向LOW電平變化時(shí)，第二電流控制電路300也同樣地進(jìn)行動(dòng)作。
在圖22、圖23、圖24的電平移動(dòng)電路中，由輸入信號(hào)IN、INB的HIGH電平的電位(VDD1)規(guī)定了使輸出信號(hào)OUTB、OUT下降的晶體管901、902或M81、M82的柵極電位的上限，所以難以獲得足夠的放電能力。相對(duì)于此，在圖1的電平移動(dòng)電路中，具有不受輸入信號(hào)IN、INB的HIGH電平的電位(VDD1)的制約的高放電能力的晶體管M1、M2。通過該結(jié)構(gòu)，輸出信號(hào)OUT、OUTB的下拉動(dòng)作迅速，其結(jié)果，上拉動(dòng)作也變得迅速。該結(jié)構(gòu)構(gòu)成了本發(fā)明的特征之一。
另外，在電流生成電路210、310中，由于晶體管M21、M31的柵極電位受到輸入信號(hào)IN、INB的HIGH電平的電位(VDD1)的制約，所以輸出電流Ic、Id為小電流，但在第一電流控制電路200中，通過在將輸出電流Ic依次轉(zhuǎn)換為晶體管M24、M1的電流的階段進(jìn)行放大，并在第二電流控制電路300中，通過在將輸出電流Id依次轉(zhuǎn)換為晶體管M34、M2的電流的階段進(jìn)行放大，晶體管M1、M2能夠具有高放電能力。
另外，相對(duì)于圖22、23的結(jié)構(gòu)，圖1的電平移動(dòng)電路由于增加了第一及第二電流控制電路200、300而元件數(shù)增多，但由于各個(gè)晶體管不需要使用尺寸非常大的晶體管而能夠以合理的尺寸實(shí)現(xiàn)，因此，提供輸入信號(hào)的緩沖電路的尺寸也不需要很大。
另外，在圖1中，負(fù)荷電阻R23、R25、R33、R35也可以用被連接成二極管的晶體管或恒流源來替代。
由此，圖1的電平移動(dòng)電路即使輸入信號(hào)的振幅小、輸出信號(hào)的振幅大，也能夠?qū)崿F(xiàn)高可靠性的動(dòng)作。
另外，通過圖1，對(duì)在從輸入信號(hào)到輸出信號(hào)的電平移動(dòng)中將HIGH電平的電位向高電壓一側(cè)進(jìn)行電平移動(dòng)的電平移動(dòng)電路進(jìn)行了說明，但也可以是將LOW電平的電位向低電壓一側(cè)進(jìn)行電平移動(dòng)的電平移動(dòng)電路。此時(shí)，構(gòu)成電平移動(dòng)電路的各個(gè)晶體管的極性與圖1中的晶體管的極性相反。
另外，圖2至圖7說明的電平移動(dòng)電路也一樣，為了方便起見，示出了在從輸入信號(hào)到輸出信號(hào)的電平移動(dòng)中將HIGH電平的電位向高電壓一側(cè)進(jìn)行電平移動(dòng)的電平移動(dòng)電路的結(jié)構(gòu)。
圖2是本發(fā)明第二實(shí)施例的結(jié)構(gòu)示意圖，該圖2是將圖1中的負(fù)荷電阻R23、R25、R33、R35替換為連接成二極管的PMOS晶體管M23、NMOS晶體管M25、PMOS晶體管M33、NMOS晶體管M35而得的。晶體管M23和M24、晶體管M25和M1、晶體管M33和M34、晶體管M35和M2構(gòu)成了電流反射鏡，可通過輸入側(cè)和輸出側(cè)的晶體管尺寸的設(shè)定來提高輸出電流相對(duì)于輸入電流的電流放大率。由此，能夠使將電流生成電路200、300的輸出電流放大了的電流流經(jīng)晶體管M1、M2，從而可使晶體管M1、M2具有高放電能力。
另外，在圖2的結(jié)構(gòu)中，電平移動(dòng)電路僅由晶體管構(gòu)成。不需要外部信號(hào)。
圖3是本發(fā)明第三實(shí)施例的結(jié)構(gòu)示意圖。參照?qǐng)D3可知，在圖1的負(fù)荷電阻R23、R33、R25、R35中，負(fù)荷電阻R23、R33被替換為連接成二極管的晶體管M23、M33，負(fù)荷電阻R25、R35被替換為電流源(在柵極接受偏壓的晶體管M25、M35)。
晶體管M23與M24、晶體管M33與M34構(gòu)成了電流反射鏡。
如果充分減小電流源M25、M35的電流值，則晶體管M1、M2的柵極電位的變動(dòng)幅度變大，從而能夠提高晶體管M1、M2的電流驅(qū)動(dòng)能力(放電能力)。
另外，晶體管M1、M2的柵極電位通過第一及第二電流控制電路200、300各自的動(dòng)作，在暫時(shí)上升之后，以與電流源M25、M35的電流值相應(yīng)的速度向低電源電壓VSS下降。當(dāng)電流源M25、M35的電流值足夠小時(shí)，向低電源電壓VSS變化的時(shí)間變緩，其間由于晶體管M1、M2保持導(dǎo)通狀態(tài)，因而電壓保持能力提高。但設(shè)定為在一個(gè)輸出期間內(nèi)晶體管M1、M2的柵極電位恢復(fù)為低電源電壓VSS的電流值。
由于電流源M25、M35需要偏壓，所以從偏壓電路400提供偏壓VB1(參照?qǐng)D3)。
偏壓VB1可采用通過電位電源VSS與電源VDD1之間的電阻分割(分壓電阻Ra和Rb)的方法等來生成。
也可以是將PMOS晶體管M23、M33作為電流源的結(jié)構(gòu)。但是，還另外需要偏壓。另外，當(dāng)生成該偏壓的偏壓電路通過電源VDD1與高電源VDD2之間的電阻分割來生成偏壓時(shí)，如果兩個(gè)電源之間的電位差(VDD2-VDD1)大于(VDD1-VSS)，則其功耗就會(huì)大于偏壓電路400的功耗。
圖4是本發(fā)明第四實(shí)施例的結(jié)構(gòu)示意圖，其示出了在不使用偏壓電路的情況下實(shí)現(xiàn)圖3所示的電路的結(jié)構(gòu)。圖3中的晶體管M25、M35分別被替換成了在柵極分別輸入輸入信號(hào)IN、INB的晶體管對(duì)(M25A、M25B)、(M35A、M35B)。
由于輸入信號(hào)IN、INB中的某一個(gè)為HIGH電平，所以，可通過將(M25A、M25B)、(M35A、M35B)的每對(duì)中的晶體管的尺寸(W/L比)設(shè)定為最佳來實(shí)現(xiàn)與電流源相同的作用。
圖16是圖3的動(dòng)作仿真示意圖，其示出了輸入信號(hào)IN、輸出信號(hào)OUT、以及晶體管M1的柵極端子電壓VA的電壓波形。為了明確與圖25的差別，將各個(gè)電壓條件、輸入信號(hào)設(shè)為相同。
圖16示出了輸入信號(hào)OUT的電壓變化沒有延遲，可進(jìn)行高速動(dòng)作。
當(dāng)輸入信號(hào)IN從LOW電平(VSS＝0V)向HIGH電平(VDD1＝1V)變化時(shí)，電壓VA的波形通過電流控制電路200而瞬時(shí)上升至比電源VDD1高的電壓。因此，晶體管M1通過高放電能力使輸出信號(hào)OUTB迅速地向LOW電平(VSS)下降，其結(jié)果是，輸出電壓OUT也迅速地向HIGH電平(VDD2)上升。
當(dāng)輸出信號(hào)OUTB變?yōu)長OW電平時(shí)，第一電流控制電路200由于晶體管M22截止而變?yōu)榉枪ぷ鳡顟B(tài)。因此，電壓VA以與電流源M23的放電能力(電流值)相應(yīng)的速度下降。
當(dāng)輸入信號(hào)IN從HIGH電平向LOW電平變化時(shí)，其輸出波形OUT也與圖25所示的輸出波形不同，會(huì)迅速變化。
這是因?yàn)榇藭r(shí)晶體管M2的柵極電位被第二電流控制電路300瞬時(shí)提高至比電源VDD1高的電壓的緣故。
圖5使本發(fā)明第五實(shí)施例的結(jié)構(gòu)示意圖。圖5是適于輸入信號(hào)的數(shù)據(jù)周期短的場(chǎng)合的電平移動(dòng)電路，其是具有使晶體管M1、M2的柵極-源極間短路的開關(guān)晶體管M26、M36的結(jié)構(gòu)。
開關(guān)晶體管M26與電流源M25并聯(lián)連接在VSS與晶體管M1的柵極之間，其柵極與晶體管M2的柵極被連在一起。當(dāng)INB從LOW電平變?yōu)镠IGH電平、即第二電流控制電路300動(dòng)作從而提高了晶體管M2的柵極電位時(shí)，開關(guān)晶體管M26導(dǎo)通，從而起到使晶體管M1的柵極電位變?yōu)閂SS的作用。因此，開關(guān)晶體管M26加速了晶體管M1的關(guān)斷，以便在第二電流控制電路300動(dòng)作時(shí)晶體管M1不妨礙電平移動(dòng)動(dòng)作。
開關(guān)晶體管M36與電流源M35并聯(lián)連接在VSS與晶體管M2的柵極之間，其柵極與晶體管M1的柵極被連在一起。當(dāng)INB從LOW電平變?yōu)镠IGH電平、即第一電流控制電路200動(dòng)作從而提高了晶體管M1的柵極電位時(shí)，開關(guān)晶體管M36也導(dǎo)通，從而起到使晶體管M2的柵極電位變?yōu)閂SS的作用。因此，開關(guān)晶體管M36加速了晶體管M2的關(guān)斷，以便在第一電流控制電路200動(dòng)作時(shí)晶體管M2不妨礙電平移動(dòng)動(dòng)作。
在圖3所示的結(jié)構(gòu)中，為了提高晶體管M1、M2的電流驅(qū)動(dòng)能力(放電能力)，希望將電流源M25、M35的電流值抑制得足夠小。
但是，當(dāng)輸入信號(hào)的數(shù)據(jù)周期短時(shí)，有時(shí)會(huì)發(fā)生誤動(dòng)作。圖17示出了在圖3的電平移動(dòng)電路中使輸入信號(hào)的1個(gè)數(shù)據(jù)期間比圖16短時(shí)的動(dòng)作仿真。
為了方便起見，在圖17中對(duì)輸入信號(hào)的振幅大于圖16的情況(HIGH電平的電位為2V的情況)進(jìn)行了說明。此時(shí)，電流源M25、M35的電流值與圖16的條件相同。此時(shí)，電壓VA(晶體管M1的柵極電壓)受到比圖16強(qiáng)的升壓作用，電壓變化變大。這與不改變輸入信號(hào)的振幅而減小電流源M25、M35的電流值的情況具有相同的作用。
在圖17所示的例子中，由于縮短了1個(gè)數(shù)據(jù)期間，發(fā)生了晶體管M1的柵極電壓VA在輸入信號(hào)IN為HIGH電平的最初的數(shù)據(jù)期間內(nèi)不能完全恢復(fù)為VSS的狀態(tài)。因此，當(dāng)在下一個(gè)數(shù)據(jù)期間內(nèi)輸入信號(hào)IN向LOW電平變化、第二電流控制電路300動(dòng)作時(shí)，會(huì)發(fā)生晶體管M1保持導(dǎo)通的狀態(tài)。由此妨礙了輸出信號(hào)OUTB從LOW電平向HIGH的變化，從而會(huì)發(fā)生誤動(dòng)作。當(dāng)在再下一個(gè)數(shù)據(jù)期間內(nèi)輸入信號(hào)IN變?yōu)镠IGH電平、第一電流控制電路200動(dòng)作時(shí)，也會(huì)發(fā)生晶體管M2保持導(dǎo)通的狀態(tài)，由此妨礙了輸出信號(hào)OUT從LOW電平向HIGH電平的變化，從而會(huì)發(fā)生誤動(dòng)作。
圖18示出了在圖5所示的電平移動(dòng)電路中輸入信號(hào)的1個(gè)數(shù)據(jù)期間與圖17的條件相同時(shí)的動(dòng)作仿真。
在圖18中，即使在輸入信號(hào)IN為HIGH電平的1個(gè)數(shù)據(jù)期間內(nèi)晶體管M1的柵極電位VA無法完全恢復(fù)為VSS的情況下，如果在下一個(gè)數(shù)據(jù)期間內(nèi)輸入信號(hào)IN變?yōu)長OW電平、第二電流控制電路300動(dòng)作，則晶體管M26導(dǎo)通，從而使晶體管M1的柵極電位VA瞬時(shí)向VSS下降并使晶體管M1截止。當(dāng)在再下一個(gè)數(shù)據(jù)期間內(nèi)輸入信號(hào)IN變?yōu)镠IGH電平時(shí)，晶體管M36導(dǎo)通，從而使晶體管M2的柵極電位瞬時(shí)向VSS下降并使晶體管M2截止。由此可防止誤動(dòng)作。
圖6是本發(fā)明第六實(shí)施例的結(jié)構(gòu)示意圖。參照?qǐng)D6可知，該電平移動(dòng)電路是在圖1的結(jié)構(gòu)上具有NMOS晶體管M5、M6，所述NMOS晶體管M5、M6位于輸出輸出信號(hào)OUTB、OUT的輸出端子4、3與低電源VSS之間，并在各自的柵極輸入輸入信號(hào)IN、INB。當(dāng)然也可以是在圖2至圖5所示的實(shí)施例的電平移動(dòng)電路中具有NMOS晶體管M5、M6的結(jié)構(gòu)。
晶體管M5、M6是用于在輸出信號(hào)OUTB、OUT分別為LOW電平時(shí)將該電位可靠保持為VSS的元件。如在圖1中進(jìn)行說明的那樣，在圖1的電平移動(dòng)電路中，晶體管M1、M2只要使OUTB、OUT變?yōu)長OW電平就分別截止。此時(shí)OUTB、OUT的電位由于元件的寄生電容而保持為LOW電平。因此，有時(shí)輸出信號(hào)的電平會(huì)由于噪聲等而發(fā)生變動(dòng)。但是，即使LOW電平的輸出信號(hào)由于噪聲等而暫時(shí)上升，也會(huì)通過第一及第二電流控制電路200、300的動(dòng)作而再次瞬時(shí)向LOW電平恢復(fù)，因此，即使不設(shè)置晶體管M5、M6，在實(shí)際應(yīng)用上也不會(huì)有問題。
但是，當(dāng)希望更可靠地保持輸出信號(hào)的電平時(shí)，如果如圖6所示那樣具有晶體管M5、M6的話，就能夠抑制由噪聲等引起的輸出信號(hào)的電平變動(dòng)。即，當(dāng)IN、INB分別為HIGH電平時(shí)，在OUTB、OUT通過第一及第二電流控制電路200、300的動(dòng)作而向LOW電平變化之后，可通過導(dǎo)通的晶體管M5、M6來將OUTB、OUT穩(wěn)定地保持為LOW電平(VSS)。
圖7是本發(fā)明第七實(shí)施例的結(jié)構(gòu)示意圖。參照?qǐng)D7可知，本實(shí)施例的電平移動(dòng)電路在圖1的第一電流控制電路200中還具有PMOS晶體管M27，該P(yáng)MOS晶體管M27的源極與電源VDD2連接，柵極與節(jié)點(diǎn)N1(電阻R23和晶體管M21的漏極的連接節(jié)點(diǎn))連接，漏極與輸出端子3連接。另外，第二電流控制電路300還具有PMOS晶體管M37，該P(yáng)MOS晶體管M37的源極與電源VDD2連接，柵極與節(jié)點(diǎn)N3(電阻R33和晶體管M31的漏極的連接點(diǎn))連接，漏極與輸出端子4連接。該晶體管M27、M37起到與圖24的晶體管M86、M87相同的作用。
在圖1所示電平移動(dòng)電路的動(dòng)作的說明中，當(dāng)輸入信號(hào)IN、INB從初始狀態(tài)分別變?yōu)镠IGH電平、LOW電平時(shí)，晶體管M1導(dǎo)通，輸出信號(hào)OUTB下降。然后在輸出信號(hào)OUTB下降到一定程度時(shí)，輸出信號(hào)OUT的上拉動(dòng)作開始。
另一方面，在圖7所示的結(jié)構(gòu)中，當(dāng)輸入信號(hào)IN變?yōu)镠IGH電平時(shí)，晶體管M21導(dǎo)通(此時(shí)M22為導(dǎo)通狀態(tài))，晶體管M24導(dǎo)通，將電阻R25的端子電壓作為柵極電位的晶體管M1導(dǎo)通，輸出OUTB開始從HIGH電平向LOW電平下降。此時(shí)，晶體管M27也導(dǎo)通，輸出信號(hào)OUT的上拉動(dòng)作與輸出信號(hào)OUTB的下拉動(dòng)作同時(shí)進(jìn)行。
因此，輸出信號(hào)的變化變得迅速，同時(shí)對(duì)輸出信號(hào)變化時(shí)的直通電流的抑制效果也比圖1的結(jié)構(gòu)更加優(yōu)良。
當(dāng)輸入信號(hào)IN、INB分別變?yōu)長OW電平、HIGH電平時(shí)，晶體管M37與晶體管M27一樣也會(huì)產(chǎn)生將OUTB向HIGH電平上拉的作用。
圖8是本發(fā)明第八實(shí)施例的結(jié)構(gòu)示意圖。圖20是示出圖8的電平移動(dòng)電路的動(dòng)作的時(shí)序波形圖。圖8的電平移動(dòng)電路是在如圖20所示那樣從輸入信號(hào)向輸出信號(hào)的電平移動(dòng)中將LOW電平的電位向低電位一側(cè)進(jìn)行電平移動(dòng)的電平移動(dòng)電路。此時(shí)的電源電壓的關(guān)系為VSS＞VCC1＞VCC2。即，可將輸入信號(hào)IN，如HIGH電平的電位為VSS、LOW電平的電位為VCC1的信號(hào)1，或以基準(zhǔn)電壓Vref為中心且HIGH電平的電位為(Vref+Vd)、LOW電平的電位為(Vref-Vd)的信號(hào)2等小振幅信號(hào)電平移動(dòng)為HIGH電平的電位為VSS、LOW電平的電位為VCC2的大振幅信號(hào)。輸入信號(hào)1、2均以LOW電平使輸入信號(hào)的晶體管M21、M31導(dǎo)通，并均以HIGH電平使所述晶體管M21、M31截止。信號(hào)2是處于信號(hào)1的振幅內(nèi)的信號(hào)，當(dāng)振幅特別小時(shí)，基準(zhǔn)電壓Vref接近晶體管M21、M31的閾值電壓。
圖8也可以通過改變圖1的晶體管的極性并使電源電壓的電位電平反相來構(gòu)成。在圖8中，高電源電壓為VSS，低電源電壓為VCC2。另外，在圖8中，使圖1中的N溝道晶體管M1、M2、M21、M22、M31、M32為P溝道晶體管，使圖1中的P溝道晶體管M3、M4、M24、434為N溝道晶體管。元件標(biāo)號(hào)沿用圖1的標(biāo)號(hào)。對(duì)于圖2至圖7的結(jié)構(gòu)來說，也可以通過圖1和圖8所示的晶體管極性的改變和電源電壓電平的反相來變更為向低電位一側(cè)的電平移動(dòng)電路。
圖9是本發(fā)明第九實(shí)施例的結(jié)構(gòu)示意圖，其示出了圖21所示液晶顯示裝置的柵極驅(qū)動(dòng)器970的結(jié)構(gòu)，該柵極驅(qū)動(dòng)器970具有本發(fā)明的電平移動(dòng)電路。圖10是圖9中的信號(hào)電壓振幅的變化示意圖。
參照?qǐng)D9可知，柵極驅(qū)動(dòng)器具有電平移動(dòng)電路組(LS1)420和電平移動(dòng)電路組(LS2)430。移位寄存器410輸入CLK和起動(dòng)脈沖，以CLK周期采樣的啟動(dòng)脈沖被依次數(shù)據(jù)移位，經(jīng)由LS1、LS2并通過緩沖器440依次輸出掃描信號(hào)。LS1是向低電位一側(cè)的電平移動(dòng)電路。電平移動(dòng)電路組LS2是將在LS1中被電平移動(dòng)的信號(hào)向高電壓一側(cè)進(jìn)行電平移動(dòng)的電路。LS1從移位寄存器410輸入振幅為VDD1(2.5V)和VSS(0V)的信號(hào)，并輸出振幅為VDD1(2.5V)和VSS2(-8V)的輸出信號(hào)。LS2輸入振幅為VDD1(2.5V)和VSS2(-8V)的信號(hào)，并輸出振幅為VDD2(30V)和VSS2(-8V)的信號(hào)并將其提供給緩沖器440。緩沖器440接收來自LS2的輸出信號(hào)來驅(qū)動(dòng)顯示裝置的掃描線。
用于液晶顯示裝置的柵極驅(qū)動(dòng)器的電平移動(dòng)電路被要求其輸出信號(hào)的振幅相對(duì)于輸入信號(hào)的振幅非常大，并且輸出信號(hào)的電壓的變化迅速。其原因在于，如果基于電平移動(dòng)電路的輸出信號(hào)而從柵極驅(qū)動(dòng)器輸出的掃描信號(hào)的電壓變化有延遲，則在掃描信號(hào)向HIGH電平變化時(shí)，灰度信號(hào)向像素電極的提供就會(huì)產(chǎn)生延遲。另外，當(dāng)掃描信號(hào)向LOW電平變化時(shí)，像素電極會(huì)通過TFT的寄生電容而發(fā)生電位變動(dòng)，因此，在掃描信號(hào)的延遲期間會(huì)從數(shù)據(jù)線向像素電極提供多余的電荷，從而保持在像素電極與相對(duì)基板電極(對(duì)抗基板電極)之間的電位將產(chǎn)生偏差。這些影響會(huì)導(dǎo)致液晶顯示裝置的圖像質(zhì)量下降。因此，如果使用具有本發(fā)明電平移動(dòng)電路的柵極驅(qū)動(dòng)器，則能夠抑制掃描信號(hào)的電壓變化的延遲，從而能夠?qū)崿F(xiàn)高圖像質(zhì)量的液晶顯示裝置。
圖11是本發(fā)明第十實(shí)施例的結(jié)構(gòu)示意圖，其示出了圖21所示液晶顯示裝置的數(shù)據(jù)驅(qū)動(dòng)器980的結(jié)構(gòu)，該數(shù)據(jù)驅(qū)動(dòng)器980具有本發(fā)明的電平移動(dòng)電路。在圖11中，用方框示出了數(shù)據(jù)驅(qū)動(dòng)器的主要部分。參照?qǐng)D11可知，數(shù)據(jù)驅(qū)動(dòng)器包括移位寄存器510、數(shù)據(jù)寄存器/鎖存器520、電平移動(dòng)電路組530、數(shù)模轉(zhuǎn)換器540、以及基準(zhǔn)電壓生成電路550。移動(dòng)寄存器510基于時(shí)鐘信號(hào)CLK來決定數(shù)據(jù)鎖存器的定時(shí)。數(shù)據(jù)寄存器/鎖存器520基于由移位寄存器510決定的定時(shí)來鎖存數(shù)字?jǐn)?shù)據(jù)，并根據(jù)控制信號(hào)向電平移動(dòng)電路組輸出，從而向數(shù)模轉(zhuǎn)換器540送出被電平轉(zhuǎn)換的數(shù)字?jǐn)?shù)據(jù)。數(shù)模轉(zhuǎn)換器540從基準(zhǔn)電壓生成電路550輸入基準(zhǔn)電壓，并基于控制信號(hào)和數(shù)字?jǐn)?shù)據(jù)而輸出灰度電壓信號(hào)。
圖12示出了圖11中電平移動(dòng)電路組530、數(shù)模轉(zhuǎn)換器540的與1個(gè)輸出相應(yīng)的結(jié)構(gòu)的一個(gè)例子。在圖12中示出了并行輸入K比特的視頻數(shù)字?jǐn)?shù)據(jù)D1～DK，從2的K次方個(gè)的灰度電壓譯碼出1個(gè)電壓，并通過放大器放大輸出的結(jié)構(gòu)。在該結(jié)構(gòu)中，1個(gè)輸出所需的電平移動(dòng)電路為K個(gè)。在灰度電壓V(1)、V(2)、…V(2K)與電壓輸出跟隨器結(jié)構(gòu)的差動(dòng)放大器848的非反相輸入端子之間具有基于來自電平移動(dòng)電路531的輸出信號(hào)而被開/關(guān)控制的開關(guān)(傳輸晶體管)221、222、…228，例如當(dāng)(D1、D2、…DK)＝(0、0、…0)時(shí)，傳輸晶體管221、225、…227導(dǎo)通，向電壓輸出跟隨器848輸入灰度電壓V(1)，當(dāng)(D1、D2、…DK)＝(1、0、…0)時(shí)，傳輸晶體管222、225、…227導(dǎo)通，向電壓輸出跟隨器848輸入灰度電壓V(2)。
圖13示出了圖11中電平移動(dòng)電路組530、數(shù)模轉(zhuǎn)換器540的與1個(gè)輸出相應(yīng)的結(jié)構(gòu)的其他例子。在圖13所示的例子中，串行輸入K比特的視頻數(shù)字?jǐn)?shù)據(jù)D1…DK并進(jìn)行電平移動(dòng)，利用多個(gè)電容的電荷的再分配來生成灰度電壓，然后通過放大器放大輸出。在該結(jié)構(gòu)中，1個(gè)輸出所需的電平移動(dòng)電路為1個(gè)，由于在輸出灰度電壓的期間內(nèi)電平移動(dòng)K比特的數(shù)據(jù)，所以需要高速動(dòng)作。
基于比特?cái)?shù)據(jù)按時(shí)間序列采樣基準(zhǔn)電壓來獲得灰度電壓的方式是公知的。圖13是這樣的串行DAC的結(jié)構(gòu)例(參照專利文獻(xiàn)3(日本專利文獻(xiàn)特開昭59-154820號(hào)公報(bào)))。
參照?qǐng)D13可知，該串行DAC包括兩個(gè)電容846、847，它們的一端與基準(zhǔn)電壓VR1的供應(yīng)端子連接，另一端分別與端子Nd、Ne連接；開關(guān)841、842，與端子Nc連接，選擇基準(zhǔn)電壓VR1或基準(zhǔn)電壓VR2的供應(yīng)端子中的某一個(gè)；開關(guān)843、844，分別連接在端子Nc、Nd之間和端子Nd、Ne之間；開關(guān)845，連接在端子Ne和基準(zhǔn)電壓VR1的供應(yīng)端子之間；以及將端子Ne作為輸入端的電壓輸出跟隨器848。電容846、847的電容值均為Cs。
最初，開關(guān)845暫時(shí)閉合，電容847兩端的電位差被復(fù)位為0。
接著，開關(guān)843閉合，由開關(guān)841、842根據(jù)最下位比特?cái)?shù)據(jù)D1將基準(zhǔn)電壓VR1、VR2中的某一個(gè)采樣到端子Nd上，然后開關(guān)843斷開。接著，開關(guān)844閉合，從而在電容846、847之間引起電荷的再分配，開關(guān)844斷開，電荷被保持在電容847中。然后，根據(jù)下一個(gè)比特?cái)?shù)據(jù)D2，開關(guān)841、842進(jìn)行采樣，并通過開關(guān)844而在電容846、847之間進(jìn)行電荷再分配之后被保持。以下按照從低位的比特?cái)?shù)據(jù)向高位的比特?cái)?shù)據(jù)的順序同樣地重復(fù)進(jìn)行采樣和保持。在K比特?cái)?shù)據(jù)的情況下，采樣和保持的1個(gè)循環(huán)被重復(fù)進(jìn)行K次，此時(shí)端子Ne的電壓Vk由下式給出。
Vk＝(2-1·Dk+2-2·Dk-1+…+2-k·D1)·(VR2-VR1)其中，Dk、Dk-1、…、D1為0或1。
電壓Vk通過電壓輸出跟隨器848而被放大輸出。
由此，圖13的DAC可根據(jù)K比特?cái)?shù)據(jù)來輸出將基準(zhǔn)電壓VR1、VR2之間等分為2的K次方個(gè)的各個(gè)電壓電平。
由于圖13的DAC的結(jié)構(gòu)不依賴于數(shù)據(jù)的比特?cái)?shù)，可使比特?cái)?shù)多的數(shù)據(jù)驅(qū)動(dòng)器的電路規(guī)模非常小。但是，圖13的DAC的輸出電壓是各個(gè)電壓電平之間為等間隔的線性輸出，因此無法直接輸出符合液晶的伽馬特性的灰度電壓。
對(duì)此，近來在非專利文獻(xiàn)2等中提出了以下方法構(gòu)成可進(jìn)行數(shù)倍于輸出所需灰度電壓數(shù)的線性輸出的DAC，并在所述多個(gè)線性輸出電平中分配與液晶的γ特性相符的灰度電壓。
在該方法中，比與實(shí)際輸出的灰度電壓數(shù)對(duì)應(yīng)的比特?cái)?shù)增加了2、3比特左右。因此，不依賴于比特?cái)?shù)的圖13中的DAC很適合。
圖13對(duì)應(yīng)于非專利文獻(xiàn)1(圖5-42)、專利文獻(xiàn)3的圖1、圖2，在這些文獻(xiàn)中分別介紹了其原理。
在圖14、圖15中，應(yīng)用參照?qǐng)D1至圖7進(jìn)行說明的第一至第七實(shí)施例的電平移動(dòng)電路來構(gòu)成了發(fā)送接收數(shù)據(jù)的接口中的接收器電路(接收電路)。作為一個(gè)例子，可應(yīng)用于視頻數(shù)據(jù)的接收器電路(接收電路)，該接收器電路在圖21所示液晶顯示裝置的顯示控制器950與數(shù)據(jù)驅(qū)動(dòng)器980之間的視頻數(shù)據(jù)的發(fā)送接收的接口中被設(shè)置在數(shù)據(jù)驅(qū)動(dòng)器980中。
接收器電路用于將LVDS等小振幅差動(dòng)信號(hào)(Vref±0.2V等)迅速變換為驅(qū)動(dòng)器的邏輯信號(hào)(低電源電壓VSS＝0V、高電源電壓VDD2＝2.5V～3.3V等)。
在第一至第七實(shí)施例的電平移動(dòng)電路中，第一、第二電流控制電路200、300的晶體管M21、M31需要在輸入信號(hào)IN、INB為HIGH電平及LOW電平時(shí)進(jìn)行導(dǎo)通、截止動(dòng)作。
當(dāng)將振幅非常小的差動(dòng)信號(hào)作為本發(fā)明電平移動(dòng)電路的輸入信號(hào)IN、INB而直接接受時(shí)，為了使電平移動(dòng)電路正常工作，差動(dòng)信號(hào)的基準(zhǔn)電壓Vref必須在晶體管M21、M31的閾值電壓附近。因此，當(dāng)將電平移動(dòng)電路直接用作接收器電路時(shí)，其用途也就被限定了。因此，在本實(shí)施例中，通過在上述實(shí)施例中說明的電平移動(dòng)電路的前級(jí)發(fā)置差動(dòng)電路，可使差動(dòng)信號(hào)的基準(zhǔn)電壓成為不依賴于所述閾值電壓的值。因此，即使接收多種多樣的差動(dòng)信號(hào)IN0、IN0B，也可以進(jìn)行電平移動(dòng)動(dòng)作。由于本發(fā)明的電平移動(dòng)電路可高速動(dòng)作，所以也可以用于高速串行接口的接收器電路。
圖14示出了在電平移動(dòng)電路的前級(jí)添加的差動(dòng)電路的一個(gè)例子，與差動(dòng)對(duì)(M41、M42)的輸出對(duì)連接的負(fù)載元件對(duì)由電阻元件R43、R44構(gòu)成。作為差動(dòng)對(duì)的輸入，接收差動(dòng)信號(hào)IN0、IN0B，并將差動(dòng)對(duì)的輸出作為信號(hào)IN、INB而輸入電平移動(dòng)電路中。負(fù)載元件對(duì)可替換為晶體管結(jié)構(gòu)的電流反射鏡。
圖15是示出圖14的應(yīng)用例的圖。圖15的差動(dòng)電路具有由各自的電流源驅(qū)動(dòng)并在輸入對(duì)接收差動(dòng)信號(hào)IN0、IN0B的兩個(gè)差動(dòng)對(duì)(M51、M52)、(M61、M62)，負(fù)載元件對(duì)(M53、M54)、(M63、M64)以電流反射鏡結(jié)構(gòu)而連接在各個(gè)差動(dòng)對(duì)上，各個(gè)電流反射鏡的輸出端與電平移動(dòng)電路的輸入端子1、2連接。差動(dòng)信號(hào)IN0、IN0B被分別輸入所述兩個(gè)差動(dòng)對(duì)中的一個(gè)差動(dòng)對(duì)的非反相輸入端和另一個(gè)差動(dòng)對(duì)的反相輸入端。在該差動(dòng)電路的結(jié)構(gòu)中，即使差動(dòng)信號(hào)IN0、IN0B的基準(zhǔn)電壓變化，差動(dòng)電路的輸出信號(hào)(IN、INB)的基準(zhǔn)電壓Vref也會(huì)位于電流反射鏡的各個(gè)晶體管(M53、M54)、(M63、M64)的閾值電壓附近。因此，以與差動(dòng)電路的電流反射鏡的晶體管相同的尺寸構(gòu)成電平移動(dòng)電路的晶體管(M21、M31)。
由此，即使輸入差動(dòng)電路的差動(dòng)信號(hào)(IN0、IN0B)的基準(zhǔn)電壓為不同的電平，差動(dòng)電路的輸出(差動(dòng)信號(hào)IN、INB)也會(huì)分別在HIGH電平時(shí)變?yōu)楸人鲩撝惦妷焊叩碾娢唬贚OW電平時(shí)變?yōu)楸人鲩撝惦妷旱偷碾娢?，從而可使電平移?dòng)電路正常工作。
在上述實(shí)施例中，晶體管當(dāng)然不限于在單晶硅基板上形成的晶體管，也可以是在絕緣基板上形成的薄膜晶體管。另外，圖1至圖7的各圖所示的電平移動(dòng)電路的電流控制電路200和300示出了相互對(duì)稱的結(jié)構(gòu)示例，但當(dāng)然也可以相互調(diào)換各圖中的電流控制電路200。同樣，當(dāng)然也可以相互調(diào)換各圖中的電流控制電路300。
以上，通過上述各個(gè)實(shí)施例對(duì)本發(fā)明進(jìn)行了說明，但本發(fā)明并不僅限于上述實(shí)施例的結(jié)構(gòu)，當(dāng)然也包括本領(lǐng)域技術(shù)人員可在本發(fā)明的范圍內(nèi)進(jìn)行的各種變形和修正。
權(quán)利要求
1.一種電平移動(dòng)電路，其特征在于，包括第一及第二端子，輸入具有第一振幅的輸入信號(hào)及其互補(bǔ)信號(hào)；第三及第四端子，輸出具有比第一振幅大的第二振幅的輸出信號(hào)及其互補(bǔ)信號(hào)；輸出電路，其包括第一極性的第一及第二晶體管，分別連接在第一電源與第四及第三端子之間；以及第二極性的第三及第四晶體管，分別連接在第二電源與第四及第三端子之間，并且它們的控制端分別與第三及第四端子連接；第一電流控制電路，從所述第一端子和所述第四端子接收所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)，并基于所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)的值來向所述第一晶體管的控制端輸出第一電壓信號(hào)，從而驅(qū)動(dòng)控制流經(jīng)所述第一晶體管的電流；以及第二電流控制電路，從所述第二端子和所述第三端子接收所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)，并基于所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)的值來向所述第二晶體管的控制端輸出第二電壓信號(hào)，從而驅(qū)動(dòng)控制流經(jīng)所述第二晶體管的電流。
2.如權(quán)利要求
1所述的電平移動(dòng)電路，其特征在于，在所述輸出電路中，不向所述第一及第二晶體管的控制端輸入來自所述第一端子和所述第二端子的所述輸入信號(hào)及其互補(bǔ)信號(hào)，每當(dāng)通過激活所述第一電流控制電路來使所述第一晶體管導(dǎo)通時(shí)，所述第一晶體管的控制端的電位與所述第一電源電位之間的差電位的大小被自由設(shè)定為所述第一振幅以上(但為所述第二振幅以下)，每當(dāng)通過激活所述第二電流控制電路來使所述第二晶體管導(dǎo)通時(shí)，所述第二晶體管的控制端的電位與所述第一電源電位之間的差電位的大小被自由設(shè)定為所述第一振幅以上(但為所述第二振幅以下)。
3.如權(quán)利要求
1所述的電平移動(dòng)電路，其特征在于，所述第一電流控制電路在來自所述第一端子和第四端子的所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)均為第二邏輯值時(shí)被激活，從而使所述第一晶體管導(dǎo)通，當(dāng)通過所述導(dǎo)通的所述第一晶體管，所述輸出信號(hào)的互補(bǔ)信號(hào)從第二邏輯值變?yōu)榈谝贿壿嬛档碾娢粫r(shí)，變?yōu)榉羌せ睿瑥亩顾龅谝痪w管截止；所述第二電流控制電路在來自所述第二端子和第三端子的所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)均為第二邏輯值時(shí)被激活，從而使所述第二晶體管導(dǎo)通，當(dāng)通過所述導(dǎo)通的所述第二晶體管，所述輸出信號(hào)從第二邏輯值變?yōu)榈谝贿壿嬛档碾娢粫r(shí)，變?yōu)榉羌せ?，從而使所述第二晶體管截止。
4.如權(quán)利要求
1所述的電平移動(dòng)電路，其特征在于，所述第一電流控制電路包括第一電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在控制端分別輸入所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)的兩個(gè)晶體管；以及第一電流電壓轉(zhuǎn)換電路，在將所述第一電流生成電路的輸出電流轉(zhuǎn)換為所述第一電壓信號(hào)后輸出給所述第一晶體管的控制端；所述第二電流控制電路包括第二電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在控制端分別輸入所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)的兩個(gè)晶體管；以及第二電流電壓轉(zhuǎn)換電路，在將所述第二電流生成電路的輸出電流轉(zhuǎn)換為所述第二電壓信號(hào)后輸出給所述第二晶體管的控制端。
5.如權(quán)利要求
1所述的電平移動(dòng)電路，其特征在于，所述第一電流控制電路包括第一電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)的第一極性的第五、第六晶體管；第一電阻，連接在所述第一電流生成電路的輸出端與所述第二電源之間；以及第二極性的第七晶體管和第二電阻，串聯(lián)連接在所述第一與第二電源之間，該第七晶體管的控制端與所述第一電流生成電路的輸出端連接；所述第七晶體管和所述第二電阻的連接點(diǎn)與所述第一晶體管的控制端連接，所述第二電流控制電路包括第二電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)的第一極性的第八、第九晶體管；第三電阻，連接在所述第二電流生成電路的輸出端與所述第二電源之間；以及第二極性的第十晶體管和第四電阻，串聯(lián)連接在所述第一與第二電源之間，該第十晶體管的控制端與所述第二電流生成電路的輸出端連接；所述第十晶體管和所述第四電阻的連接點(diǎn)與所述第二晶體管的控制端連接。
6.如權(quán)利要求
5所述的電平移動(dòng)電路，其特征在于，所述第一至第四電阻中的至少一個(gè)由連接成二極管的三極管、或電流源構(gòu)成。
7.如權(quán)利要求
1所述的電平移動(dòng)電路，其特征在于，所述第一電流控制電路包括第一電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)和輸出信號(hào)的互補(bǔ)信號(hào)的第一極性的第五、第六晶體管；第二極性的第十一晶體管，連接在所述第一電流生成電路的輸出端與所述第二電源之間，并被連接成二極管；以及第二極性的第七晶體管以及連接成二極管的第一極性的第十二晶體管，串聯(lián)連接在所述第一及第二電源之間，該第七晶體管的控制端與所述第十一晶體管的控制端連接；所述第十二晶體管的控制端與所述第一晶體管的控制端連接，所述第二電流控制電路包括第二電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)的第一極性的第八、第九晶體管；第二極性的第十三晶體管，連接在所述第二電流生成電路的輸出端與所述第二電源之間，并被連接成二極管；以及第二極性的第十晶體管及連接成二極管的第一極性的第十四晶體管，串聯(lián)連接在所述第一與第二電源之間，該第十晶體管的控制端與所述第十三晶體管的控制端連接；所述第十四晶體管的控制端與所述第二晶體管的控制端連接。
8.如權(quán)利要求
1所述的電平移動(dòng)電路，其特征在于，所述第一電流控制電路包括第一電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)的第一極性的第五、第六晶體管；第二極性的第十一晶體管，連接在所述第一電流生成電路的輸出端與所述第二電源之間，并被連接成二極管；以及第二極性的第七晶體管及第一極性的第十二晶體管，串聯(lián)連接在所述第一與第二電源之間，該第七晶體管的控制端與所述第十一晶體管的控制端連接；所述第七晶體管和所述第十二晶體管的連接點(diǎn)與所述第一晶體管的控制端連接，從偏壓電路向所述第十二晶體管的控制端提供偏壓，所述第二電流控制電路包括第二電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)的第一極性的第八、第九晶體管；第二極性的第十三晶體管，連接在所述第二電流生成電路的輸出端與所述第二電源之間，并被連接成二極管；以及第二極性的第十晶體管和第一極性的第十四晶體管，串聯(lián)連接在所述第一與第二電源之間，該第十晶體管的控制端與所述第十三晶體管的控制端連接；所述第十晶體管和所述第十四晶體管的連接點(diǎn)與所述第二晶體管的控制端連接，從所述偏壓電路向所述第十四晶體管的控制端提供偏壓。
9.如權(quán)利要求
1所述的電平移動(dòng)電路，其特征在于，所述第一電流控制電路包括第一電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)的第一極性的第五、第六晶體管；第二極性的第十一晶體管，連接在所述第一電流生成電路的輸出端與所述第二電源之間，并被連接成二極管；以及第二極性的第七晶體管及第一極性的第十二晶體管，串聯(lián)連接在所述第一與第二電源之間，該第七晶體管的控制端與所述第十一晶體管的控制端連接；所述第七晶體管和所述第十二晶體管的連接點(diǎn)與所述第一晶體管的控制端連接，所述第十二晶體管的控制端與所述第一端子連接，所述第二電流控制電路包括第二電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)的第一極性的第八、第九晶體管；第二極性的第十三晶體管，連接在所述第二電流生成電路的輸出端與所述第二電源之間，并被連接成二極管；以及第二極性的第十晶體管及第一極性的第十四晶體管，串聯(lián)連接在所述第一與第二電源之間，該第十晶體管的控制端與所述第十三晶體管的控制端連接；所述第十晶體管和所述第十四晶體管的連接點(diǎn)與所述第二晶體管的控制端連接，所述第十四晶體管的控制端與所述第二端子連接，在所述第一電流控制電路中具有控制端與所述第二端子連接的第一極性的第十五晶體管，該第十五晶體管與所述第十二晶體管并聯(lián)連接，在所述第二電流控制電路中具有控制端與所述第一端子連接的第一極性的第十六晶體管，該第十六晶體管與所述第十四晶體管并聯(lián)連接。
10.如權(quán)利要求
1所述的電平移動(dòng)電路，其特征在于，所述第一電流控制電路包括第一電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)和所述輸出信號(hào)的互補(bǔ)信號(hào)的第一極性的第五、第六晶體管；第二極性的第十一晶體管，連接在所述第一電流生成電路的輸出端與所述第二電源之間，并被連接成二極管；以及第二極性的第七晶體管及第一電流源，串聯(lián)連接在所述第一與第二電源之間，該第七晶體管的控制端與所述第十一晶體管的控制端連接；所述第七晶體管和所述第一電流源的連接點(diǎn)與所述第一晶體管的控制端連接，所述第二電流控制電路包括第二電流生成電路，其一端與所述第一電源連接，并且具有串聯(lián)連接且在各自的控制端輸入所述輸入信號(hào)的互補(bǔ)信號(hào)和所述輸出信號(hào)的第一極性的第八、第九晶體管；第二極性的第十二晶體管，連接在所述第二電流生成電路的輸出端與所述第二電源之間，并被連接成二極管；以及第二極性的第十晶體管及第二電流源，串聯(lián)連接在所述第一與第二電源之間，該第十晶體管的控制端與第十二晶體管的控制端連接；所述第十晶體管和所述第二電流源的連接點(diǎn)與所述第二晶體管的控制端連接，并且在所述第一電流控制電路中，與所述第一電流源并聯(lián)設(shè)置有第一極性的第十三晶體管，所述第十三晶體管的控制端與所述第二晶體管的控制端連接，在所述第二電流控制電路中，與所述第二電流源并聯(lián)設(shè)置有第一極性的第十四晶體管，所述第十四晶體管的控制端與所述第一晶體管的控制端連接。
11.如權(quán)利要求
1至10中任一項(xiàng)所述的電平移動(dòng)電路，其特征在于，所述輸出電路包括第一極性的晶體管，與所述第一晶體管并聯(lián)連接在所述第四端子與所述第一電源之間，并基于所述輸入信號(hào)而被導(dǎo)通/截止控制；以及第一極性的晶體管，與所述第二晶體管并聯(lián)連接在所述第三端子與所述第一電源之間，并基于所述輸入信號(hào)的互補(bǔ)信號(hào)而被導(dǎo)通/截止控制。
12.如權(quán)利要求
4、5、7、8、9、10中任一項(xiàng)所述的電平移動(dòng)電路，其特征在于，還包括第二極性的晶體管，連接在所述第二電源與所述第三端子之間，并且其控制端與所述第一電流生成電路的輸出端連接；以及第二極性的晶體管，連接在所述第二電源與所述第四端子之間，并且其控制端與所述第二電流生成電路的輸出端連接。
13.如權(quán)利要求
1所述的電平移動(dòng)電路，其特征在于，規(guī)定所述第一振幅的一端的最低電位和規(guī)定所述第二振幅的一端的最低電位相等，規(guī)定所述第二振幅的另一端的最高電位高于所述第一振幅的最高電位。
14.如權(quán)利要求
1所述的電平移動(dòng)電路，其特征在于，規(guī)定所述第一振幅的一端的最高電位和規(guī)定所述第二振幅的一端的最高電位相等，規(guī)定所述第二振幅的另一端的最低電位低于所述第一振幅的最低電位。
15.一種掃描驅(qū)動(dòng)器，基于輸入的時(shí)序信號(hào)來輸出掃描信號(hào)，其特征在于，具有權(quán)利要求
1～10、13、14中任一項(xiàng)所述的所述電平移動(dòng)電路。
16.一種數(shù)據(jù)驅(qū)動(dòng)器，基于輸入的數(shù)字?jǐn)?shù)據(jù)信號(hào)來驅(qū)動(dòng)數(shù)據(jù)線，其特征在于，具有權(quán)利要求
1～10、13、14中任一項(xiàng)所述的所述電平移動(dòng)電路。
17.如權(quán)利要求
16所述的數(shù)據(jù)驅(qū)動(dòng)器，其特征在于，具有接收來自所述電平移動(dòng)電路的輸出并輸出灰度電壓的數(shù)模轉(zhuǎn)換器。
18.一種接收器電路，包括差動(dòng)電路，差動(dòng)輸入并差動(dòng)輸出數(shù)字?jǐn)?shù)據(jù)信號(hào)；以及電平移動(dòng)電路，在第一、第二端子差動(dòng)接收所述差動(dòng)電路的輸出，并將電平移動(dòng)后的信號(hào)及其互補(bǔ)信號(hào)從第三、第四端子輸出；所述接收器電路的特征在于，所述電平移動(dòng)電路由權(quán)利要求
1～10、13、14中任一項(xiàng)所述的電平移動(dòng)電路構(gòu)成。
專利摘要
提供即使輸入信號(hào)的振幅小、輸出信號(hào)的振幅大也能夠可靠工作的電平移動(dòng)電路，包括第一及第二端子(1、2)，輸入具有第一振幅的輸入信號(hào)(IN)及其互補(bǔ)信號(hào)(INB)；第三及第四端子(3、4)，輸出具有比第一振幅大的第二振幅的輸出信號(hào)(OUT)及其互補(bǔ)信號(hào)(OUTB)；輸出電路(100)，其包括分別連接在第一電源(VSS)與第四及第三端子之間的第一極性的第一及第二晶體管(M1、M2)；以及分別連接在第二電源(VDD2)與第四及第三端子之間、且控制端分別與第三及第四端子連接的第二極性的第三及第四晶體管(M3、M4)；第一電流控制電路(200)，基于所述輸入信號(hào)(IN)和所述輸出信號(hào)的互補(bǔ)信號(hào)(OUTB)進(jìn)行控制以使驅(qū)動(dòng)第四端子的電流流經(jīng)第一晶體管(M1)；第二電流控制電路(300)，基于所述輸入信號(hào)的互補(bǔ)信號(hào)(INB)和所述輸出信號(hào)(OUT)進(jìn)行控制以使驅(qū)動(dòng)第三端子的電流流經(jīng)第二晶體管(M2)。
文檔編號(hào)G09G3/20GK1992526SQ200610156609
公開日2007年7月4日 申請(qǐng)日期2006年12月28日
發(fā)明者土弘, 宮坂大吾 申請(qǐng)人:日本電氣株式會(huì)社導(dǎo)出引文BiBTeX, EndNote, RefMan