專利名稱:組合邏輯電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種組合邏輯電路。
背景技術(shù)：
邏輯電路被大規(guī)模地使用于不同的應(yīng)用中。邏輯電路的總體發(fā)展趨勢是提高開關(guān)速度和降低電源電壓，使芯片內(nèi)維持合理的功率損耗。此外，為了獲得信號(hào)的最大輸出擺幅，也增加了差分輸入差分輸出電路的使用。
根據(jù)上述的發(fā)展趨勢，人們引入了電流控制的CMOS電路。美國專利US6,424,194A公開了一族由常規(guī)的CMOS工藝技術(shù)制造的、使用電流控制CMOS邏輯的邏輯電路。各種邏輯電路實(shí)現(xiàn)為反相器/緩沖器、電平轉(zhuǎn)換器、NAND(與非)門、NOR(或非)門、XOR(異或)門等?？梢钥吹?，當(dāng)電路具有超過一個(gè)的輸入差分信號(hào)時(shí)，在正相電源端VDD和地電位間就有晶體管的三個(gè)電平，例如當(dāng)考慮兩個(gè)輸入的電路時(shí)，其為電流源電平、第一輸入電平和第二輸入電平。由于層疊，電源電壓不能降低到低于VGS+2(VGS-VT)+ΔV，其中VGS是一個(gè)CMOS晶體管的柵源電壓，VT是該過程的閾值電壓，ΔV是電阻器R上的電壓降，R耦合在層疊式晶體管和正相電源端之間。在柵極的一個(gè)輸出提供虛晶體管用于在兩個(gè)輸出處匹配負(fù)載條件。我們看到，由于制造工藝過程的差異，輸出晶體管的漏極的共模電壓電平也不同，這可以產(chǎn)生額外的噪聲，并限制了最大的輸出擺幅。

發(fā)明內(nèi)容因此，本發(fā)明的目的是提供一種組合邏輯電路，它能產(chǎn)生大輸出擺幅。用一個(gè)器件來實(shí)現(xiàn)這個(gè)目的，該器件包括第一邏輯塊，通過第一電阻器裝置以及通過第二電阻器裝置耦合到電源端，以分別接收第一和第二電源電流，第二邏輯塊，通過第一電阻器裝置以及通過第二電阻器裝置耦合到電源端，以分別接收第三和第四電源電流，第一輸出端，耦合到第一塊和第一電阻器裝置，
第二輸出端，耦合到第二邏輯塊和第二電阻器裝置，以及電流源，至少耦合到第一輸出端和/或第二輸出端之一，以通過第一電阻器裝置提供第一電源電流，基本等于通過第二電阻器裝置的第二電源電流。
可以看出，第一輸出端的直流電平為VDD-R1*I1，以及第二輸出端的直流電平為VDD-R2*I2。我們希望使第一輸出端的直流電平等于第二輸出端的直流電平以獲得相對較大的共模抑制比。電流源確定位于輸出的相同直流電平，因此就增加了電路的共模抑制比。這樣直接的結(jié)果是，輸出噪聲減小了，輸出擺幅增加了。
在本發(fā)明的一個(gè)實(shí)施例中，電路第一邏輯塊和第二邏輯塊是基本相同的。當(dāng)采用基本相同的電路時(shí)，設(shè)計(jì)過程所需要的時(shí)間縮短了。而且，第一和第二電阻器裝置優(yōu)選是具有相等電阻的電阻器。在一個(gè)實(shí)施例中，每一個(gè)塊都包括與第二晶體管并聯(lián)耦合的第一晶體管，每一個(gè)晶體管接收各自的第一單端邏輯信號(hào)和第二單端邏輯信號(hào)，所述晶體管進(jìn)一步被耦合到電流源和第三晶體管，該第三晶體管由直流信號(hào)控制，這個(gè)直流信號(hào)基本等于各自的第一和第二單端信號(hào)的邏輯HIGH電壓電平和邏輯LOW電壓電平之間的平均電壓電平。具有兩個(gè)基本相同的塊簡化了電路的設(shè)計(jì)和運(yùn)行。在理想情況下，輸出信號(hào)的中點(diǎn)為電路電源電壓的一半，輸出信號(hào)相對那個(gè)電壓值是對稱的。由于在電路制造中的技術(shù)工藝，該中心線不再理想并且輸出擺幅也減小了。為了在電路的輸出得到最大的擺幅，施加一個(gè)直流信號(hào)作為電路的閾值電壓，該直流信號(hào)基本由輸入信號(hào)的電平?jīng)Q定。在該應(yīng)用中，考慮如果讓它們各自的漏極或集電極相互耦合并讓它們各自的源極或發(fā)射極相互耦合，則兩個(gè)晶體管并聯(lián)耦合。
在本發(fā)明的另一個(gè)實(shí)施例中，每個(gè)邏輯塊都接收差分信號(hào)的第一和第二分量的組合，基本上，第一和第二分量彼此間是反相的。當(dāng)使用差分輸入信號(hào)時(shí)這個(gè)實(shí)施例尤其適合。其進(jìn)一步的優(yōu)點(diǎn)在于我們還可以將適用于單端信號(hào)的塊結(jié)構(gòu)用于差分信號(hào)。
在本發(fā)明的另一個(gè)實(shí)施例中，每個(gè)邏輯塊包括耦合到第二電路的第一電路，每個(gè)電路包括與第二晶體管并聯(lián)耦合的第一晶體管，所述晶體管進(jìn)一步耦合到第三晶體管，所述晶體管可以由差分信號(hào)的一些第一和第二分量控制。在一個(gè)具體應(yīng)用中，該電路實(shí)現(xiàn)差分XOR邏輯功能，這尤其分別適用于高速通訊網(wǎng)絡(luò)中數(shù)據(jù)和時(shí)鐘的恢復(fù)塊。
這些實(shí)施例涉及MOS技術(shù)中除了使用n溝道以外的實(shí)施，但本發(fā)明的原理在做必要的修正后還可以用于其他的技術(shù)，例如GaAs，SiGe等和/或用其他類型的晶體管作為p溝道類型的晶體管、PNP或NPN晶體管等。這樣，柵極、源極、漏極端子就分別相應(yīng)于基極、發(fā)射極和集電極。
本發(fā)明上述的和其他的特點(diǎn)和優(yōu)點(diǎn)可以參照附圖用下面的本發(fā)明的典型實(shí)施例的描述來闡明，其中圖1描述了依照本發(fā)明的組合邏輯電路的框圖，圖2描述了依照本發(fā)明的邏輯塊的一個(gè)具體實(shí)施，圖3描述了依照本發(fā)明的一個(gè)差分輸出AND電路的一個(gè)實(shí)施例，圖4描述了依照本發(fā)明的一個(gè)差分輸出OR電路的一個(gè)實(shí)施例，圖5描述了依照本發(fā)明的一個(gè)差分輸出XOR電路的一個(gè)實(shí)施例，圖6描述了依照本發(fā)明的一個(gè)差分輸入差分輸出AND電路的一個(gè)實(shí)施例，圖7描述了依照本發(fā)明的一個(gè)差分輸入差分輸出OR電路的一個(gè)實(shí)施例，圖8描述了依照本發(fā)明的一個(gè)差分輸入差分輸出XOR電路的一個(gè)實(shí)施例，圖9描述了依照本發(fā)明的一個(gè)能提供直流信號(hào)來控制邏輯塊的電路。
具體實(shí)施方式圖1描述了依照本發(fā)明的組合邏輯電路的框圖。該電路包括第一邏輯塊B1，它通過第一電阻器R1以及通過第二電阻器R2耦合到電源端VDD，以分別接收第一和第二電源電流I11，I12。該電路還包括第二邏輯塊B2，它通過第一電阻器R1以及通過第二電阻器R2耦合到電源端VDD，以分別接收第三和第四電源電流I22，I21。
第一輸出端Q-耦合到第一塊B1和第一電阻器R1。第二輸出端Q+耦合到第二邏輯塊B2和第二電阻器R2。第一電流源I0通過第一電阻器R1耦合到第一輸出端Q-上以提供第一電源電流I1，其基本上等于通過第二電阻器R2的第二電源電流I2?？梢钥吹?，第一輸出端的直流電平為VDD-R1*I1，第二輸出端的直流電平為VDD-R2*I2。為了得到相對較大的共模抑制比，希望第一輸出處的直流電平等于第二輸出處的直流電平。電流源確定位于輸出的相同直流電平，并因此增加了電路的共模抑制比。這樣直接的結(jié)果是輸出噪聲被減少了，輸出擺幅增加了。優(yōu)選地，電路第一邏輯塊B1與第二邏輯塊B2基本相同。當(dāng)使用基本相同的電路時(shí)，可以縮短花費(fèi)在設(shè)計(jì)過程中的時(shí)間。
圖2描述了依照本發(fā)明的邏輯塊的一個(gè)具體實(shí)例。每一個(gè)塊包括并聯(lián)耦合到第二晶體管M2的第一晶體管M1，即相應(yīng)的漏極端子相互連接并且相應(yīng)的源極端子相互連接。每個(gè)晶體管接收各自的第一單端邏輯信號(hào)A和第二單端邏輯信號(hào)B。單端信號(hào)與差分信號(hào)是相對的。所述晶體管被進(jìn)一步耦合到第三個(gè)晶體管M3上，其由一個(gè)直流信號(hào)VCM來控制。直流信號(hào)VCM基本等于邏輯HIGH電壓電平和邏輯LOW電壓電平之間的平均電壓電平，并且其可以由圖9中所示的電路來產(chǎn)生。
圖9描述了依照本發(fā)明的一個(gè)能提供直流信號(hào)來控制邏輯塊的電路。該電路包括一對差分晶體管Mi1和Mi2，當(dāng)使用MOS晶體管時(shí)，每一個(gè)晶體管包括源極、漏極和柵極。晶體管彼此基本相同，并且它們的漏極通過各自基本相同的電阻器RL耦合到電源端VDD上。理想情況下，晶體管漏極上的直流電位是相等的，因此沒有直流電流流過兩個(gè)串聯(lián)耦合的、基本相等的共模電阻RCM1和RCM2。在晶體管的柵極上施加差分信號(hào)In+和In-。在整流(commutation)中，當(dāng)一個(gè)晶體管的漏極處于HIGH狀態(tài)，即提供一個(gè)HIGH電壓時(shí)，其他晶體管的漏極處于LOW狀態(tài)，即提供一個(gè)LOW電壓。這樣，電壓VCM具有HIGH電壓與LOW電壓之間的平均電壓電平。實(shí)際上，共模電阻器的阻值基本大于耦合到晶體管漏極上的電阻器RL的阻值。
回到圖2中，第一晶體管M1和第二晶體管M2起著開關(guān)的作用，用于耦合到它們的源極上的電流源I0。在應(yīng)用中，圖2中的電路應(yīng)該被耦合到一個(gè)由電源VDD供電的電壓上，并且晶體管的漏極端子OUT1和OUT2應(yīng)該通過電阻器被耦合到那里。用表1中所示的兩個(gè)相同的構(gòu)件塊可以實(shí)現(xiàn)不同的組合邏輯功能。在表1中，A+表示一個(gè)邏輯信號(hào)，A-表示反相的邏輯信號(hào)。表1中電路的實(shí)際實(shí)施在圖3、圖4和圖5中示出。
表1可以看出，相應(yīng)于HIGH邏輯電平的電壓是VDD-R*I0，相應(yīng)于LOW邏輯電平的電壓是VDD-2*R*I0。因此，輸出電壓擺幅由R*I0來決定。更大的擺幅給出了位于輸出處的更低的共模電壓。這與低電源電壓的要求相矛盾。大約400mVpp…600mVpp的差分邏輯擺幅應(yīng)該足夠用于高速應(yīng)用，例如高速串行通訊。
表2在表2中，VCM1表示決B1的控制電壓，VCM2表示塊B2的控制電壓。所述功能的實(shí)際實(shí)施在圖6和圖7中示出。
圖8描述了依照本發(fā)明的一個(gè)差分輸入差分輸出XOR電路的一個(gè)實(shí)例。可以看出，電路包括圖2中所示的4個(gè)塊。第一邏輯塊包括具有它們各自的電流源I0的晶體管M1-M6，第二邏輯塊包括具有它們各自的電流源I0的晶體管M7-M12。我們可以看到，包含晶體管Mi、Mi+1、Mi+2(i＝1，4，7，10)且耦合到它們相應(yīng)的電流源上的電路與圖2中描述的電路相同。
需要注意的是，本發(fā)明的保護(hù)范圍不限于這里所描述的實(shí)施例。本發(fā)明的保護(hù)范圍也不受權(quán)利要求
書中的附圖標(biāo)記限制。詞語“包括”不排除超出權(quán)利要求
書中提及的其他部分。在元件前面的詞語“一個(gè)”不排除有多個(gè)這些元件。構(gòu)成部分本發(fā)明的裝置可以用專用的硬件或可編程的處理器的形式來實(shí)現(xiàn)。本發(fā)明在于每一新特征或各特征的組合。
權(quán)利要求
1.一種組合邏輯電路，包括第一邏輯塊(B1)，通過第一電阻器裝置(R1)以及通過第二電阻器裝置(R2)耦合到電源端(VDD)，以分別接收第一和第二電源電流(I11，I12)，第二邏輯塊(B2)，通過第一電阻器裝置(R1)以及通過第二電阻器裝置(R2)耦合到電源端(VDD)，以分別接收第三和第四電源電流(I22，I21)，第一輸出端(Q-)，耦合到第一邏輯塊(B1)和第一電阻器裝置(R1)，第二輸出端(Q+)，耦合到第二邏輯塊(B2)和第二電阻器裝置(R2)，以及第一電流源(I0)，其至少耦合到第一輸出端(Q-)和/或第二輸出端(Q+)之一，以通過第一電阻器裝置(R1)提供第一電源電流(I1)，其基本等于通過第二電阻器裝置(R2)的第二電源電流(I2)。
2.如權(quán)利要求
1中所述的電路，其中第一邏輯塊(B1)和第二邏輯塊(B2)是基本相同的。
3.如前述任一權(quán)利要求
中所述的電路，其中第一電阻器裝置(R1)和第二電阻器裝置(R2)是具有基本相等電阻的電阻器。
4.如權(quán)利要求
2或3中所述的電路，其中每一個(gè)塊包括并聯(lián)耦合到第二晶體管(M2)的第一晶體管(M1)，每個(gè)晶體管接收各自的第一單端邏輯信號(hào)(A)和第二單端邏輯信號(hào)(B)，所述晶體管被進(jìn)一步耦合到第三晶體管(M3)，其由直流信號(hào)(VCM)來控制，該直流信號(hào)(VCM)基本等于邏輯HIGH電壓電平和邏輯LOW電壓電平之間的平均電壓電平。
5.如權(quán)利要求
4所述的電路，其中所述晶體管通過提供電流的第二電流源(I01)來供電，該電流與第一電流源(I0)提供的電流基本相等。
6.如權(quán)利要求
1所述的電路，其中每一個(gè)邏輯塊(B1，B2)接收差分信號(hào)的第一和第二分量(A+，A-；B+，B-)的組合，該第一和第二分量是基本互相反相的。
7.如權(quán)利要求
5所述的電路，其中每個(gè)邏輯塊(B1，B2)包括耦合到第二電路的第一電路，每個(gè)電路包括并聯(lián)耦合到第二晶體管(M2)的第一晶體管(M1)，所述晶體管進(jìn)一步耦合到第三個(gè)晶體管(M3)，該晶體管由差分信號(hào)的一些第一和第二分量(A+，A-；B+，B-)控制。
專利摘要
一種組合邏輯電路，包括第一邏輯塊(B1)，其通過第一電阻器裝置(R1)以及通過第二電阻器裝置(R2)耦合到電源端(V
文檔編號(hào)H03K17/16GK1993889SQ200580025610
公開日2007年7月4日 申請日期2005年7月18日
發(fā)明者M·A·T·桑杜利努, E·斯蒂克武爾特 申請人:皇家飛利浦電子股份有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan