本發(fā)明涉及半導(dǎo)體電路，特別涉及一種自偏置lvds驅(qū)動(dòng)電路、串行電路芯片及電子設(shè)備。

背景技術(shù)：

1、lvds（low-voltage?differential?signaling，低電壓差分信號）是一種低功耗、低誤碼率、低串?dāng)_和低輻射的差分信號技術(shù)，lvds技術(shù)采用極低的電壓擺幅高速差動(dòng)傳輸數(shù)據(jù)，可以實(shí)現(xiàn)點(diǎn)對點(diǎn)或一點(diǎn)對多點(diǎn)的連接，為減小數(shù)據(jù)傳輸過程中共模電壓的抖動(dòng)對信號接收端的影響，使共模電壓更加穩(wěn)定，lvds驅(qū)動(dòng)電路通常會(huì)使用共模反饋電路來控制輸出信號的共模電壓，現(xiàn)有技術(shù)中，共模反饋電路通常會(huì)設(shè)計(jì)一個(gè)放大器和一個(gè)較大尺寸的彌勒補(bǔ)償電容，將環(huán)路主極點(diǎn)放在放大器輸出端，以滿足環(huán)路的穩(wěn)定，同時(shí)也需要較大的工作電流，因此存在著面積大功耗高的問題，并且若放大器與補(bǔ)償電容設(shè)計(jì)不合理，會(huì)出現(xiàn)環(huán)路穩(wěn)定性問題。

技術(shù)實(shí)現(xiàn)思路

1、鑒于現(xiàn)有技術(shù)中的上述缺陷或不足，本發(fā)明提供了一種自偏置lvds驅(qū)動(dòng)電路、串行電路芯片及電子設(shè)備，通過使用并聯(lián)晶體管構(gòu)建共模反饋電路，實(shí)現(xiàn)負(fù)反饋控制共模電壓，并通過改變并聯(lián)晶體管導(dǎo)通數(shù)量調(diào)節(jié)共模電壓控制范圍，同時(shí)減小面積降低功耗。

2、第一方面，本發(fā)明實(shí)施例提供了一種自偏置lvds驅(qū)動(dòng)電路，包括：電流源模塊、發(fā)送器模塊和共模反饋電路模塊；

3、所述電流源模塊的第一端接入外部偏置電流，所述電流源模塊的第二端連接所述發(fā)送器模塊的第一端，所述發(fā)送器模塊的第二端接入一路反向差分信號，所述發(fā)送器模塊的第三端接入一路正向差分信號，所述發(fā)送器模塊的第五端輸出反向差分信號，所述發(fā)送器模塊的第六端輸出正向差分信號，所述發(fā)送器模塊的第四端連接所述共模反饋電路模塊的第一端，所述共模反饋電路模塊的第二端連接所述發(fā)送器模塊的第五端，所述共模反饋電路模塊的第三端連接所述發(fā)送器模塊的第六端；

4、所述電流源模塊用于為所述發(fā)送器模塊和所述共模反饋電路模塊提供驅(qū)動(dòng)電流；所述發(fā)送器模塊通過驅(qū)動(dòng)電流將接入的正向差分信號和反向差分信號發(fā)送給下游接收器；所述共模反饋電路模塊用于反饋調(diào)節(jié)共模電壓。

5、可選地，在本發(fā)明一些實(shí)施例中，所述電流源模塊包括第一晶體管、第二晶體管、第三晶體管和第四晶體管；

6、所述第一晶體管的第一端接入外部偏置電流，所述第一晶體管的第二端連接所述第一晶體管的第一端以及所述第二晶體管的第二端，所述第一晶體管的第三端接地，所述第二晶體管的第三端接地，所述第二晶體管的第一端連接所述第三晶體管的第一端，所述第三晶體管的第二端連接所述第三晶體管的第一端以及第四晶體管的第二端，所述第三晶體管的第三端接電源，所述第四晶體管的第三端接電源，所述第四晶體管的第一端連接所述發(fā)送器模塊的第一端。

7、可選地，在本發(fā)明一些實(shí)施例中，所述發(fā)送器模塊包括第五晶體管、第六晶體管、第七晶體管和第八晶體管；

8、所述第五晶體管的第三端連接所述電流源模塊的第二端，所述第五晶體管的第二端連接所述第七晶體管的第二端，并接入一路反向差分信號，所述第五晶體管的第一端連接所述第七晶體管的第一端，并輸出正向差分信號，所述第六晶體管的第三端連接所述電流源模塊的第二端，所述第六晶體管的第二端連接所述第八晶體管的第二端，并接入一路正向差分信號，所述第六晶體管的第一端連接所述第八晶體管的第一端，并輸出反向差分信號，所述第七晶體管的第三端和所述第八晶體管的第三端連接所述共模反饋電路模塊的第一端。

9、可選地，在本發(fā)明一些實(shí)施例中，所述共模反饋電路模塊包括第九晶體管、第十晶體管、第十一晶體管、第一傳輸門、第二傳輸門、第三傳輸門、第一電阻和第二電阻；

10、所述第九晶體管的第一端連接所述發(fā)送器模塊的第四端，所述第九晶體管的第二端連接第一傳輸門的第二端，所述第九晶體管的第三端接地，所述第一傳輸門的第一端連接所述第一電阻的第二端和所述第二電阻的第二端，所述第十晶體管的第一端連接所述發(fā)送器模塊的第四端，所述第十晶體管的第二端連接所述第二傳輸門的第二端，所述第十晶體管的第三端接地，所述第二傳輸門的第一端連接所述第一電阻的第二端和所述第二電阻的第二端，所述第十一晶體管的第一端連接所述發(fā)送器模塊的第四端，所述第十一晶體管的第二端連接所述第三傳輸門的第二端，所述第十一晶體管的第三端接地，所述第三傳輸門的第一端連接所述第一電阻的第二端和所述第二電阻的第二端，所述第一電阻的第一端連接所述發(fā)送器模塊的第六端，所述第二電阻的第一端連接所述發(fā)送器模塊的第五端。

11、可選地，在本發(fā)明一些實(shí)施例中，所述第一晶體管和所述第二晶體管均為nmos管，所述第三晶體管和所述第四晶體管均為pmos管；

12、所述第一晶體管的和所述第二晶體管的第一端均為nmos管的漏極、第二端均為nmos管的柵極以及第三端均為nmos管的源極，所述第三晶體管和所述第四晶體管的第一端均為pmos管的漏極、第二端均為pmos管的柵極以及第三端均為pmos管的源極。

13、可選地，在本發(fā)明一些實(shí)施例中，所述第五晶體管和所述第六晶體管均為pmos管，所述第七晶體管和所述第八晶體管均為nmos管；

14、所述第五晶體管和所述第六晶體管的第一端均為pmos管的漏極、第二端均為pmos管的柵極以及第三端均為pmos管的源極，所述第七晶體管和所述第八晶體管的第一端均為nmos管的漏極、第二端均為nmos管的柵極以及第三端均為nmos管的源極。

15、可選地，在本發(fā)明一些實(shí)施例中，所述第九晶體管、所述第十晶體管和所述第十一晶體管均為nmos管，所述第九晶體管、所述第十晶體管和所述第十一晶體管的第一端均為nmos管的漏極、第二端均為nmos管的柵極以及第三端均為nmos管的源極。

16、所述第一傳輸門、所述第二傳輸門和所述第三傳輸門均由cmos傳輸門和內(nèi)部nmos管構(gòu)成，其中，所述cmos傳輸門的輸出端連接所述內(nèi)部nmos管的漏極，所述內(nèi)部nmos管的柵極連接所述cmos傳輸門的低電平有效端，所述內(nèi)部nmos管的源極接地；

17、所述第一傳輸門、所述第二傳輸門和所述第三傳輸門的第一端均為所述cmos傳輸門的輸入端、第二端均為所述cmos傳輸門的輸出端。

18、可選地，在本發(fā)明一些實(shí)施例中，所述電流源模塊包括第十二晶體管和第十三晶體管；所述第十二晶體管和所述第十三晶體管均為nmos管；

19、所述發(fā)送器模塊包括第十四晶體管、第十五晶體管、第十六晶體管和第十七晶體管；所述第十四晶體管和所述第十五晶體管均為nmos管，所述第十六晶體管和所述第十七晶體管均為pmos管；

20、所述共模反饋電路模塊包括第十八晶體管、第十九晶體管、第二十晶體管、第四傳輸門、第五傳輸門、第六傳輸門、第三電阻和第四電阻；所述第十八晶體管、所述第十九晶體管和所述第二十晶體管均為pmos管；所述第四傳輸門、所述第五傳輸門和所述第六傳輸門均由cmos傳輸門和內(nèi)部pmos管構(gòu)成。

21、第二方面，本發(fā)明實(shí)施例提供了一種串行電路芯片，所述串行電路芯片包括第一方面中任意一項(xiàng)所述的自偏置lvds驅(qū)動(dòng)電路。

22、第三方面，本發(fā)明實(shí)施例提供了一種電子設(shè)備，所述電子設(shè)備包括第二方面所述的串行電路芯片、傳輸媒體以及解串電路芯片，其中所述傳輸媒體設(shè)置在所述串行電路芯片與所述解串電路芯片之間。

23、從以上技術(shù)方案可以看出，本發(fā)明實(shí)施例具有以下優(yōu)點(diǎn)：

24、本發(fā)明實(shí)施例提供了一種自偏置lvds驅(qū)動(dòng)電路、串行電路芯片及電子設(shè)備，通過并聯(lián)晶體管構(gòu)建共模反饋電路，提取共模電壓并通過傳輸門輸入并聯(lián)晶體管柵極，當(dāng)共模電壓發(fā)生變化時(shí)，并聯(lián)晶體管的柵極電壓隨之發(fā)生變化，并聯(lián)晶體管導(dǎo)通電阻也隨之發(fā)生變化，從而實(shí)現(xiàn)負(fù)反饋控制共模電壓，最終實(shí)現(xiàn)了對共模電壓的鉗位。通過改變并聯(lián)晶體管導(dǎo)通數(shù)量可以實(shí)現(xiàn)控制范圍的自主調(diào)節(jié)，無需使用放大器與補(bǔ)償電容設(shè)計(jì)共模反饋電路，可以有效避免環(huán)路穩(wěn)定性問題，同時(shí)減小面積降低功耗。