本發(fā)明涉及高電平有效型3-8譯碼器，尤其是涉及一種基于混合邏輯的高電平有效型3-8譯碼器。

背景技術(shù)：

1、隨著超大規(guī)模集成電路的發(fā)展，存儲器的規(guī)模越來越大，譯碼器作為存儲器外圍電路的重要組成部分，其規(guī)模也隨之擴大，因此譯碼器的設(shè)計影響著存儲器的性能。傳統(tǒng)的譯碼器是由互補金屬氧化物半導(dǎo)體(complementary?metal-oxide-semiconductor,cmos)邏輯門電路和反相器組成，具有高電平有效型和低電平有效型這兩種類型。對于傳統(tǒng)的高電平有效型3-8譯碼器，例如《數(shù)字集成電路-電路、系統(tǒng)與設(shè)計數(shù)字集成電路-電路、系統(tǒng)與設(shè)計》中公開的傳統(tǒng)的54管cmos邏輯高電平有效3-8譯碼器，其通常是由3個反相器和8個基于cmos邏輯的或非門組成的。雖然傳統(tǒng)的高電平有效型3-8譯碼器具有良好的電壓驅(qū)動能力，可以有效的實現(xiàn)譯碼功能，但是其使用的cmos邏輯門電路的導(dǎo)通電阻大，信號傳播路徑長，導(dǎo)致其延時較大，譯碼速度較慢，另外，cmos邏輯門電路消耗的晶體管數(shù)目較多，晶體管的開關(guān)活動性大，導(dǎo)致占用面積較大以及功耗較高。

技術(shù)實現(xiàn)思路

1、本發(fā)明所要解決的技術(shù)問題是提供一種在有效實現(xiàn)譯碼功能的同時，延時較小，譯碼速度較快，且消耗晶體管數(shù)目較少，占用面積較小，功耗較低的基于混合邏輯的高電平有效型3-8譯碼器。

2、本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為：一種基于混合邏輯的高電平有效型3-8譯碼器，包括兩個反相器和8個邏輯門電路，8個邏輯門電路為一個或非門和7個與門，所述的或非門為基于cmos邏輯的或非門，具有三個輸入端和一個輸出端，將其三個輸入端分別稱為其第一輸入端、第二輸入端和第三輸入端，每個反相器均具有輸入端和輸出端，將兩個反相器分別稱為第一反相器和第二反相器，將7個與門分別稱為第一與門、第二與門、第三與門、第四與門、第五與門、第六與門和第七與門，所述的第一與門、所述的第三與門、所述的第五與門和所述的第七與門這4個與門均為基于傳輸門邏輯的與門，所述的第二與門、所述的第四與門和所述的第六與門這3個與門均為基于傳輸管邏輯的與門；所述的第一與門、所述的第三與門、所述的第五與門和所述的第七與門均具有五個輸入端和一個輸出端，將其五個輸入端分別稱為其第一輸入端、第二輸入端、第三輸入端、第四輸入端和第五輸入端，所述的第二與門、所述的第四與門和所述的第六與門均具有四個輸入端和一個輸出端，將其四個輸入端分別稱為其第一輸入端、第二輸入端、第三輸入端和第四輸入端，所述的或非門的第一輸入端與7個與門的第一輸入端連接，且其連接端為所述的基于混合邏輯的高電平有效型3-8譯碼器的第一輸入端，所述的第一反相器的輸入端、所述的或非門的第二輸入端、所述的第一與門的第四輸入端、所述的第三與門的第二輸入端、所述的第四與門的第二輸入端、所述的第五與門的第四輸入端和所述的第七與門的第二輸入連接，且其連接端為所述的基于混合邏輯的高電平有效型3-8譯碼器的第二輸入端，所述的第二反相器的輸入端、所述的或非門的第三輸入端、所述的第一與門的第五輸入端、所述的第二與門的第四輸入端、所述的第三與門的第五輸入端、所述的第四與門的第三輸入端、所述的第五與門的第三輸入端、所述的第六與門的第三輸入端和所述的第七與門的第三輸入端連接，且其連接端為所述的基于混合邏輯的高電平有效型3-8譯碼器的第三輸入端，所述的基于混合邏輯的高電平有效型3-8譯碼器的第一輸入端、第二輸入端和第三輸入端作為其三位輸入端，用于接入二進制的三位地址信號abc，其中，所述的基于混合邏輯的高電平有效型3-8譯碼器的第一輸入端接入三位地址信號abc的第1位地址信號a，所述的基于混合邏輯的高電平有效型3-8譯碼器的第二輸入端接入三位地址信號abc的第2位地址信號b，所述的基于混合邏輯的高電平有效型3-8譯碼器的第三輸入端接入三位地址信號abc的第3位地址信號c，所述的第一反相器的輸出端分別與所述的第一與門的第二輸入端、所述的第二與門的第二輸入端、所述的第三與門的第四輸入端、所述的第五與門的第二輸入端、所述的第六與門的第二輸入端和所述的第七與門的第四輸入端連接，所述的第二反相器的輸出端分別與所述的第一與門的第三輸入端、所述的第二與門的第三輸入端、所述的第三與門的第三輸入端、所述的第四與門的第四輸入端、所述的第五與門的第五輸入端、所述的第六與門的第四輸入端和所述的第七與門的第五輸入端連接，所述的或非門的輸出端、所述的第一與門的輸出端、所述的第二與門的輸出端、所述的第三與門的輸出端、所述的第四與門的輸出端、所述的第五與門的輸出端、所述的第六與門的輸出端和所述的第七與門的輸出端，合計8個輸出端，作為所述的基于混合邏輯的高電平有效型3-8譯碼器的8位輸出端，用于輸出8位譯碼數(shù)據(jù)y0?y1?y2?y3?y4?y5?y6?y7，其中，所述的或非門的輸出端作為所述的基于混合邏輯的高電平有效型3-8譯碼器的第一輸出端，用于輸出8位譯碼數(shù)據(jù)y0?y1?y2?y3?y4?y5?y6?y7的第1位譯碼數(shù)據(jù)y0，所述的第一與門的輸出端作為所述的基于混合邏輯的高電平有效型3-8譯碼器的第二輸出端，用于輸出8位譯碼數(shù)據(jù)y0?y1?y2?y3y4?y5?y6?y7的第2位譯碼數(shù)據(jù)y1，所述的第二與門的輸出端作為所述的基于混合邏輯的高電平有效型3-8譯碼器的第三輸出端，用于輸出8位譯碼數(shù)據(jù)y0?y1?y2?y3?y4?y5?y6?y7的第3位譯碼數(shù)據(jù)y2，所述的第三與門的輸出端作為所述的基于混合邏輯的高電平有效型3-8譯碼器的第四輸出端，用于輸出8位譯碼數(shù)據(jù)y0?y1?y2?y3?y4?y5?y6?y7的第4位譯碼數(shù)據(jù)y3，所述的第四與門的輸出端作為所述的基于混合邏輯的高電平有效型3-8譯碼器的第五輸出端，用于輸出8位譯碼數(shù)據(jù)y0?y1y2?y3?y4?y5?y6?y7的第5位譯碼數(shù)據(jù)y4，所述的第五與門的輸出端作為所述的基于混合邏輯的高電平有效型3-8譯碼器的第六輸出端，用于輸出8位譯碼數(shù)據(jù)y0?y1?y2?y3?y4?y5?y6?y7的第6位譯碼數(shù)據(jù)y5，所述的第六與門的輸出端作為所述的基于混合邏輯的高電平有效型3-8譯碼器的第七輸出端，用于輸出8位譯碼數(shù)據(jù)y0?y1?y2?y3y4?y5?y6?y7的第7位譯碼數(shù)據(jù)y6，所述的第七與門的輸出端作為所述的基于混合邏輯的高電平有效型3-8譯碼器的第八輸出端，用于輸出8位譯碼數(shù)據(jù)y0?y1?y2?y3?y4?y5?y6?y7的第8位譯碼數(shù)據(jù)y7。

3、所述的基于傳輸門邏輯的與門包括第一傳輸門、第二傳輸門、第一nmos管和第二nmos管，所述的第一傳輸門包括第一pmos管和第三nmos管，所述的第一pmos管的源極和所述的第三nmos管的漏極連接，且其連接端為所述的第一傳輸門的第一輸入端，所述的第三nmos管的柵極為所述的第一傳輸門的第二輸入端，所述的第一pmos管的柵極為所述的第一傳輸門的第三輸入端，所述的第一pmos管的漏極和所述的第三nmos管的源極連接，且其連接端為所述的第一傳輸門的輸出端，所述的第二傳輸門包括第二pmos管和第四nmos管，所述的第二pmos管的源極和所述的第四nmos管的漏極連接，且其連接端為所述的第二傳輸門的第一輸入端，所述的第四nmos管的柵極為所述的第二傳輸門的第二輸入端，所述的第二pmos管的柵極為所述的第二傳輸門的第三輸入端，所述的第二pmos管的漏極和所述的第四nmos管的源極連接，且其連接端為所述的第二傳輸門的輸出端，所述的第一傳輸門的第一輸入端為所述的基于傳輸門邏輯的與門的第一輸入端，所述的第一傳輸門的第二輸入端為所述的基于傳輸門邏輯的與門的第二輸入端，所述的第一傳輸門的第三輸入端和所述的第二nmos管的柵極連接，且其連接端為所述的基于傳輸門邏輯的與門的第四輸入端，所述的第一傳輸門的輸出端與所述的第二傳輸門的第一輸入端連接，所述的第二傳輸門的第二輸入端為所述的基于傳輸門邏輯的與門的第三輸入端，所述的第二傳輸門的第三輸入端和所述的第一nmos管的柵極連接，且其連接端為所述的基于傳輸門邏輯的與門的第五輸入端，所述的第二傳輸門的輸出端、所述的第一nmos管的漏極和所述的第二nmos管的漏極連接，且其連接端作為所述的基于傳輸門邏輯的與門的輸出端，所述的第一nmos管的源極和所述的第二nmos管的源極均接地gnd。

4、所述的基于傳輸管邏輯的與門包括第三pmos管、第四pmos管、第五nmos管、第六nmos管和第七nmos管，所述的第四pmos管的源極為所述的基于傳輸管邏輯的與門的第三輸入端，所述的第四pmos管的漏極與所述的第三pmos管的源極連接，所述的第三pmos管的漏極、所述的第五nmos管的漏極、所述的第六nmos管的漏極和所述的第七nmos管的漏極連接，且其連接端為所述的基于傳輸管邏輯的與門的輸出端，所述的第五nmos管的源極、所述的第六nmos管的源極和所述的第七nmos管的源極均接地gnd，所述的第三pmos管的柵極與所述的第七nmos管的柵極連接，且其連接端作為所述的基于傳輸管邏輯的與門的第一輸入端，所述的第四pmos管的柵極與所述的第六nmos管的柵極連接，且其連接端作為所述的基于傳輸管邏輯的與門的第二輸入端，所述的第五nmos管的柵極作為所述的基于傳輸管邏輯的與門的第四輸入端。

5、與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于通過兩個反相器和8個邏輯門電路構(gòu)成基于混合邏輯的高電平有效型3-8譯碼器，僅采用兩個反相器，相對于傳統(tǒng)的高電平有效型3-8譯碼器減少了反相器的數(shù)量，同時，雖然邏輯門電路的數(shù)量上與傳統(tǒng)的高電平有效型3-8譯碼器相同，都是8個，但是基于混合邏輯的高電平有效型3-8譯碼器中，4個與門基于傳輸門(transmission?gate?logic,tgl)邏輯設(shè)計，3個與門基于傳輸管邏輯(pass?transistorlogic,ptl)設(shè)計，使用ptl邏輯減少了邏輯門電路中晶體管的數(shù)量，晶體管數(shù)量的減少不但減小了占用面積，而且降低了邏輯工作量，減少電路內(nèi)部的整體開關(guān)活動，從而降低了功耗，與此同時，因為晶體管數(shù)量的減少降低了電容，tgl邏輯的使用降低了信號傳輸時邏輯門電路的導(dǎo)通電阻，從而提升了譯碼速度，由此本發(fā)明在有效實現(xiàn)譯碼功能的同時，延時較小，譯碼速度較快，且消耗晶體管數(shù)目較少，占用面積較小，功耗較低。