【技術(shù)領(lǐng)域】

本發(fā)明涉及電路接口，尤其涉及一種無需中斷數(shù)據(jù)傳輸就能完成自校準(zhǔn)的接口電路。

背景技術(shù)：

現(xiàn)有ddr(doubledatarate)系統(tǒng)自校準(zhǔn)方式中，隨著工作溫度電壓等因素的改變，需要每128毫秒進(jìn)行128時鐘周期的短自校準(zhǔn)，在此期間，讀寫停止。在一些要求嚴(yán)格的系統(tǒng)設(shè)備中，數(shù)據(jù)需連續(xù)讀寫，不能隨意停止，因而與短自校準(zhǔn)形成沖突。即使在要求不嚴(yán)格的系統(tǒng)中，也會因?yàn)榈却套孕?zhǔn)導(dǎo)致系統(tǒng)數(shù)據(jù)傳輸效率低下。

因此，需要提出一種方案來克服上述問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種接口電路，其可以讓系統(tǒng)在不需停止讀寫的情況下完成短自校準(zhǔn)，解決系統(tǒng)沖突，提高數(shù)據(jù)傳輸效率。

為了解決上述問題，根據(jù)本發(fā)明的一個方面，本發(fā)明提供一種接口電路，其包括：第一輸出邏輯單元，其接收輸出數(shù)據(jù)輸入和校驗(yàn)值輸入，并基于輸出數(shù)據(jù)和校驗(yàn)值得到第一組驅(qū)動信號，將該組驅(qū)動信號通過多個輸出端輸出；第一輸出驅(qū)動組合，其包括多個并聯(lián)的第一輸出驅(qū)動晶體管以及分別與各個第一輸出驅(qū)動晶體管串聯(lián)的多個第一電阻，每個第一輸出驅(qū)動晶體管的源極接電源，每個第一輸出驅(qū)動晶體管的漏極與對應(yīng)的第一電阻的一端相連，對應(yīng)的第一電阻的另一端與接口電路的輸出端相連，各個第一輸出驅(qū)動晶體管的柵極分別與對應(yīng)的第一輸出邏輯單元的多個輸出端相連；第二輸出邏輯單元，其接收輸出數(shù)據(jù)輸入和校驗(yàn)值輸入，并基于輸出數(shù)據(jù)和校驗(yàn)值得到第二組驅(qū)動信號，將該組驅(qū)動信號通過多個輸出端輸出；第二輸出驅(qū)動組合，其包括多個并聯(lián)的第二輸出驅(qū)動晶體管及分別與各個第一輸出驅(qū)動晶體管串聯(lián)的多個第一電阻，每個第二輸出驅(qū)動晶體管的源極接地，每個第二輸出驅(qū)動晶體管的漏極與對應(yīng)的第二電阻的一端相連，對應(yīng)的第二電阻的另一端與接口電路的輸出端相連，各個第二輸出驅(qū)動晶體管的柵極分別與對應(yīng)的第二輸出邏輯單元的多個輸出端相連；在短自校準(zhǔn)模式下，在輸出數(shù)據(jù)為0時，將所述校驗(yàn)值輸入所述第一輸出邏輯單元，第一輸出邏輯單元利用新的校驗(yàn)值更新原來的校驗(yàn)值，在輸出數(shù)據(jù)為1時，第一輸出邏輯單元不接收新的校驗(yàn)值；在短自校準(zhǔn)模式下，在輸出數(shù)據(jù)為1時，將所述校驗(yàn)值輸入所述第二輸出邏輯單元，第二輸出邏輯單元利用新的校驗(yàn)值更新原來的校驗(yàn)值，在輸出數(shù)據(jù)為0時，第二輸出邏輯單元不接收新的校驗(yàn)值。

進(jìn)一步的，所述接口電路還包括：第一多選擇輸入門，其在輸出數(shù)據(jù)為0時，將輸入端的數(shù)據(jù)輸出至其輸出端，在輸出數(shù)據(jù)為1時，不將輸入端的數(shù)據(jù)輸出至其輸出端，第一多選擇輸入門的輸入端輸入校驗(yàn)值；第二多選擇輸入門，其在輸出數(shù)據(jù)為1時，將輸入端的數(shù)據(jù)輸出至其輸出端，在輸出數(shù)據(jù)為0時，不將輸入端的數(shù)據(jù)輸出至其輸出端，第二多選擇輸入門的輸入端輸入校驗(yàn)值。

進(jìn)一步的，在輸出數(shù)據(jù)為1時，第一輸出邏輯單元基于輸出數(shù)據(jù)和校驗(yàn)值得到第一組驅(qū)動信號，以使得部分第一輸出驅(qū)動晶體管導(dǎo)通，部分第一輸出驅(qū)動晶體管截止，第二輸出邏輯單元基于輸出數(shù)據(jù)和校驗(yàn)值得到第二組驅(qū)動信號，以使得所有第二輸出驅(qū)動晶體管截止；在輸出數(shù)據(jù)為0時，第一輸出邏輯單元基于輸出數(shù)據(jù)和校驗(yàn)值得到第一組驅(qū)動信號，以使得所有第一輸出驅(qū)動晶體管截止，第二輸出邏輯單元基于輸出數(shù)據(jù)和校驗(yàn)值得到第二組驅(qū)動信號，以使得部分第二輸出驅(qū)動晶體管導(dǎo)通，部分第二輸出驅(qū)動晶體管截止。

與現(xiàn)有技術(shù)相比，本發(fā)明中的電路接口，可以讓系統(tǒng)在不需停止讀寫的情況下完成短自校準(zhǔn)，解決系統(tǒng)沖突，提高數(shù)據(jù)傳輸效率。

【附圖說明】

為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中：

圖1為本發(fā)明中的電路接口在一個實(shí)施例中的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和具體實(shí)施方式對本發(fā)明作進(jìn)一步詳細(xì)的說明。

此處所稱的“一個實(shí)施例”或“實(shí)施例”是指可包含于本發(fā)明至少一個實(shí)現(xiàn)方式中的特定特征、結(jié)構(gòu)或特性。在本說明書中不同地方出現(xiàn)的“在一個實(shí)施例中”并非均指同一個實(shí)施例，也不是單獨(dú)的或選擇性的與其他實(shí)施例互相排斥的實(shí)施例。

圖1為本發(fā)明中的電路接口100在一個實(shí)施例中的結(jié)構(gòu)示意圖。

所述接口電路包括：第一輸出驅(qū)動組合110、第一輸出邏輯單元120、第二輸出驅(qū)動組合130、第二輸出邏輯單元140。

第一輸出邏輯單元120接收輸出數(shù)據(jù)輸入和校驗(yàn)值輸入，并基于輸出數(shù)據(jù)和校驗(yàn)值得到第一組驅(qū)動信號，將該組驅(qū)動信號通過多個輸出端輸出。第一輸出驅(qū)動組合110包括多個并聯(lián)的第一輸出驅(qū)動晶體管mp1、mp2、……、mpn以及分別與各個第一輸出驅(qū)動晶體管串聯(lián)的多個第一電阻r11、r12、……、r1n，其中n為第一輸出驅(qū)動晶體管的個數(shù)，其大于等于2。每個第一輸出驅(qū)動晶體管的源極接電源，每個第一輸出驅(qū)動晶體管的漏極與對應(yīng)的第一電阻的一端相連，第一電阻的另一端與接口電路的輸出端相連，各個第一輸出驅(qū)動晶體管mp1、mp2、……、mpn的柵極分別與對應(yīng)的第一輸出邏輯單元120的多個輸出端相連。第一輸出驅(qū)動晶體管可以為pmos晶體管。

第二輸出邏輯單元140接收輸出數(shù)據(jù)輸入和校驗(yàn)值輸入，并基于輸出數(shù)據(jù)和校驗(yàn)值得到第二組驅(qū)動信號，將該組驅(qū)動信號通過多個輸出端輸出。第二輸出驅(qū)動組合130包括多個并聯(lián)的第二輸出驅(qū)動晶體管mn1、mn2、……、mnn以及分別與各個第一輸出驅(qū)動晶體管串聯(lián)的多個第二電阻r21、r22、……、r2n，其中n為第一輸出驅(qū)動晶體管的個數(shù)，其大于等于2。每個第二輸出驅(qū)動晶體管的源極接地，每個第二輸出驅(qū)動晶體管的漏極與對應(yīng)的第二電阻的一端相連，第二電阻r2的另一端與接口電路的輸出端相連。各個第二輸出驅(qū)動晶體管mn1、mn2、……、mnn的柵極分別與對應(yīng)的第二輸出邏輯單元140的多個輸出端相連。第二輸出驅(qū)動晶體管可以為nmos晶體管。

在短自校準(zhǔn)模式下，在輸出數(shù)據(jù)為0時，將所述校驗(yàn)值輸入所述第一輸出邏輯單元120，第一輸出邏輯單元120利用新的校驗(yàn)值更新原來的校驗(yàn)值，在輸出數(shù)據(jù)為1時，第一輸出邏輯單元120不接收新的校驗(yàn)值。在短自校準(zhǔn)模式下，在輸出數(shù)據(jù)為1時，將所述校驗(yàn)值輸入所述第二輸出邏輯單元140，第二輸出邏輯單元140利用新的校驗(yàn)值更新原來的校驗(yàn)值，在輸出數(shù)據(jù)為0時，第二輸出邏輯單元不接收新的校驗(yàn)值。

在輸出數(shù)據(jù)為1時，第一輸出邏輯單元120基于輸出數(shù)據(jù)和校驗(yàn)值得到第一組驅(qū)動信號，以使得部分第一輸出驅(qū)動晶體管導(dǎo)通，部分第一輸出驅(qū)動晶體管截止，第二輸出邏輯單元基于輸出數(shù)據(jù)和校驗(yàn)值得到第二組驅(qū)動信號，以使得所有第二輸出驅(qū)動晶體管截止，這樣接口電路的輸出端輸出1。在輸出數(shù)據(jù)為0時，第一輸出邏輯單元120基于輸出數(shù)據(jù)和校驗(yàn)值得到第一組驅(qū)動信號，以使得所有第一輸出驅(qū)動晶體管截止，第二輸出邏輯單元140基于輸出數(shù)據(jù)和校驗(yàn)值得到第二組驅(qū)動信號，以使得部分第二輸出驅(qū)動晶體管導(dǎo)通，部分第二輸出驅(qū)動晶體管截止，這樣接口電路的輸出端輸出0。

本發(fā)明，在第一輸出驅(qū)動晶體管全部截止期間，完成了第一輸出邏輯單元的校驗(yàn)值的更新，在第二輸出驅(qū)動晶體管全部截止期間，完成了第二輸出邏輯單元的校驗(yàn)值的更新，可以讓系統(tǒng)在不需停止讀寫的情況下完成短自校準(zhǔn)，解決系統(tǒng)沖突，提高數(shù)據(jù)傳輸效率。

在一個實(shí)施例中，所述接口電路100還包括第一多選擇輸入門和第二多選擇輸入門。第一多選擇輸入門在輸出數(shù)據(jù)為0時，將輸入端的數(shù)據(jù)輸出至其輸出端，在輸出數(shù)據(jù)為1時，不將輸入端的數(shù)據(jù)輸出至其輸出端，第一多選擇輸入門的輸入端輸入校驗(yàn)值；第二多選擇輸入門在輸出數(shù)據(jù)為1時，將輸入端的數(shù)據(jù)輸出至其輸出端，在輸出數(shù)據(jù)為0時，不將輸入端的數(shù)據(jù)輸出至其輸出端，第二多選擇輸入門的輸入端輸入校驗(yàn)值。

本發(fā)明中的“相連”、“相接”、“連接”等表示電性連接的詞的含義均表示直接或間接的電性連接。

需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對本發(fā)明的具體實(shí)施方式所做的任何改動均不脫離本發(fā)明的權(quán)利要求書的范圍。相應(yīng)地，本發(fā)明的權(quán)利要求的范圍也并不僅僅局限于前述具體實(shí)施方式。