本發(fā)明涉及一種輸出振蕩信號(hào)的振蕩電路。

背景技術(shù)：

以往，輸出與所輸入的振蕩信號(hào)同步的振蕩信號(hào)的振蕩電路已為人所知。在專利文獻(xiàn)1中公開(kāi)了如下振蕩電路，所述振蕩電路確定對(duì)輸入信號(hào)進(jìn)行分頻所得的信號(hào)與對(duì)振蕩信號(hào)進(jìn)行分頻所得的信號(hào)之間的相位差，并輸出與表示已確定的相位差的控制值對(duì)應(yīng)的頻率的振蕩信號(hào)。

[現(xiàn)有技術(shù)文獻(xiàn)]

[專利文獻(xiàn)]

[專利文獻(xiàn)1]國(guó)際專利公開(kāi)第2009/034917號(hào)公報(bào)

技術(shù)實(shí)現(xiàn)要素：

[發(fā)明所要解決的問(wèn)題]

在現(xiàn)有的振蕩電路中，根據(jù)相位差來(lái)輸出控制值的環(huán)路濾波器(loopfilter)一直進(jìn)行動(dòng)作。對(duì)于在高溫環(huán)境下進(jìn)行動(dòng)作的振蕩電路來(lái)說(shuō)，若環(huán)路濾波器一直進(jìn)行動(dòng)作，則會(huì)產(chǎn)生環(huán)路濾波器中所含的組件(例如cpu)在短時(shí)間內(nèi)劣化的問(wèn)題。

因此，本發(fā)明是鑒于所述方面而成的發(fā)明，目的在于提供一種能夠抑制構(gòu)成組件的劣化的振蕩電路。

[解決問(wèn)題的技術(shù)手段]

本發(fā)明的一方式的振蕩電路包括：振蕩部，輸出具有與所輸入的頻率設(shè)定值對(duì)應(yīng)的頻率的振蕩信號(hào)；計(jì)數(shù)部，對(duì)與從外部輸入的基準(zhǔn)信號(hào)的周期對(duì)應(yīng)的期間內(nèi)的所述振蕩信號(hào)的脈沖數(shù)進(jìn)行計(jì)數(shù)；以及設(shè)定值生成部，基于所述計(jì)數(shù)部所計(jì)數(shù)出的所述脈沖數(shù)，按規(guī)定期間生成所述頻率設(shè)定值。

所述振蕩電路還可以包括累加部，所述累加部按所述基準(zhǔn)信號(hào)的周期，計(jì)算出對(duì)應(yīng)于所述振蕩信號(hào)的頻率的基準(zhǔn)脈沖數(shù)與所述振蕩信號(hào)的脈沖數(shù)之間的差分的累加值，并按所述基準(zhǔn)信號(hào)的周期的規(guī)定倍的期間來(lái)輸出所述累加值，所述設(shè)定值生成部基于所述累加值來(lái)控制所述頻率設(shè)定值。

所述設(shè)定值生成部也可以按所述基準(zhǔn)信號(hào)的周期的整數(shù)倍的累加期間啟動(dòng)，并基于所述累加值來(lái)使所述頻率設(shè)定值發(fā)生變化。

所述累加部例如每當(dāng)所述累加期間結(jié)束時(shí)，將所述累加值初始化。所述累加部也可以將所述累加期間結(jié)束的時(shí)間點(diǎn)的第一累加值、與下一個(gè)所述累加期間中的第二累加值相加，由此計(jì)算出所述累加值。

另外，所述累加部也可以按所述累加期間來(lái)輸出所述累加值，所述累加期間是基于使所述振蕩信號(hào)與所述基準(zhǔn)信號(hào)同步所允許的時(shí)間來(lái)決定。

所述設(shè)定值生成部也可以基于使多個(gè)所述累加值平滑化而生成的平滑化積分值來(lái)產(chǎn)生所述頻率設(shè)定值。

[發(fā)明的效果]

根據(jù)本發(fā)明，產(chǎn)生能夠抑制振蕩電路的構(gòu)成組件的劣化的效果。

附圖說(shuō)明

圖1是表示本實(shí)施方式的振蕩電路的構(gòu)成的圖。

圖2a至圖2c是用以對(duì)相位誤差計(jì)數(shù)器的動(dòng)作進(jìn)行說(shuō)明的圖。

圖3是表示設(shè)定值生成部的構(gòu)成的圖。

圖4a和圖4b是用以對(duì)產(chǎn)生保持時(shí)的動(dòng)作進(jìn)行說(shuō)明的圖。

圖5a至圖5c是用以對(duì)相位誤差計(jì)數(shù)器的動(dòng)作的變形例進(jìn)行說(shuō)明的圖。

附圖標(biāo)記說(shuō)明

1：振蕩電路

10：相位誤差檢測(cè)部

20：設(shè)定值生成部

30：加法器

40：振蕩器

101：相位誤差計(jì)數(shù)器

102：累加器

201：乘法器

202：乘法器

203：加法器

204：延遲電路

205：加法器

a：系數(shù)

b：系數(shù)

p：延遲時(shí)間

具體實(shí)施方式

圖1是表示本實(shí)施方式的振蕩電路1的構(gòu)成的圖。振蕩電路1輸出與從外部輸入的基準(zhǔn)信號(hào)同步且頻率比基準(zhǔn)信號(hào)更高的振蕩信號(hào)。基準(zhǔn)信號(hào)例如是每秒輸出一個(gè)脈沖的1pps(pulsepersecond(每秒脈沖數(shù)))信號(hào)。

振蕩電路1包括相位誤差檢測(cè)部10、設(shè)定值生成部20、加法器30及振蕩器40。

相位誤差檢測(cè)部10包括相位誤差計(jì)數(shù)器101與累加器102作為用以對(duì)基準(zhǔn)信號(hào)與振蕩信號(hào)之間的相位誤差進(jìn)行檢測(cè)的構(gòu)成。相位誤差檢測(cè)部10包含現(xiàn)場(chǎng)可編程門陣列(fieldprogrammablegatearray，fpga)或?qū)Ｓ眉呻娐?applicationspecificintegratedcircuit，asic)等邏輯電路。

相位誤差是基準(zhǔn)信號(hào)與振蕩信號(hào)的相位差和所述相位差的目標(biāo)值之間的差。在本實(shí)施方式中，基準(zhǔn)信號(hào)與振蕩信號(hào)之間的相位差的目標(biāo)值為0，相位誤差相當(dāng)于基準(zhǔn)信號(hào)與振蕩信號(hào)之間的相位差。相位誤差檢測(cè)部10計(jì)算出對(duì)應(yīng)于基準(zhǔn)信號(hào)與振蕩信號(hào)之間的相位誤差的頻率控制值，并將計(jì)算出的頻率控制值輸出至設(shè)定值生成部20。

基準(zhǔn)信號(hào)與振蕩信號(hào)輸入至相位誤差計(jì)數(shù)器101。相位誤差計(jì)數(shù)器101是具有計(jì)數(shù)器的計(jì)數(shù)部，所述計(jì)數(shù)器對(duì)與基準(zhǔn)信號(hào)的周期對(duì)應(yīng)的期間內(nèi)的振蕩信號(hào)的脈沖數(shù)進(jìn)行計(jì)數(shù)。相位誤差計(jì)數(shù)器101是每當(dāng)振蕩信號(hào)的脈沖輸入時(shí)計(jì)數(shù)值會(huì)發(fā)生增減的計(jì)數(shù)器，并按基準(zhǔn)信號(hào)的上升時(shí)刻，將此時(shí)間點(diǎn)的計(jì)數(shù)值輸出至累加器102。

相位誤差計(jì)數(shù)器101的計(jì)數(shù)動(dòng)作的周期在基準(zhǔn)信號(hào)與振蕩信號(hào)之間的相位誤差為0的情況下，被設(shè)定為達(dá)到基準(zhǔn)信號(hào)的周期的整數(shù)分之一。例如，在基準(zhǔn)信號(hào)的周期為1秒的情況下，相位誤差計(jì)數(shù)器101被設(shè)定為使得計(jì)數(shù)值以0.125秒的周期(相當(dāng)于8hz的頻率)恢復(fù)至相同值。在振蕩信號(hào)的頻率為40mhz的情況下，計(jì)數(shù)值以40×10⁶÷8＝5×10⁶的幅度發(fā)生變化。

圖2a至圖2c是用以對(duì)相位誤差計(jì)數(shù)器101的動(dòng)作進(jìn)行說(shuō)明的圖。圖2a表示無(wú)相位差時(shí)的狀態(tài)。在基準(zhǔn)信號(hào)的上升變化點(diǎn)處，相位誤差計(jì)數(shù)器101的計(jì)數(shù)值變?yōu)?。然后，每當(dāng)振蕩信號(hào)的脈沖輸入至相位誤差計(jì)數(shù)器101時(shí)，計(jì)數(shù)值增加至最大值(例如+2.5×10⁶)后，計(jì)數(shù)值減少至最小值(例如-2.5×10⁶)，然后計(jì)數(shù)值增加。

如圖2a所示，在基準(zhǔn)信號(hào)與振蕩信號(hào)之間無(wú)相位差的情況下，基準(zhǔn)信號(hào)的上升時(shí)間點(diǎn)處的計(jì)數(shù)值為0，相位誤差計(jì)數(shù)器101輸出0作為計(jì)數(shù)值。

相對(duì)于此，如圖2b所示，在基準(zhǔn)信號(hào)的頻率高于振蕩信號(hào)的頻率的情況下，與圖2a的情況相比，計(jì)數(shù)器輸出的周期縮短，因此，相位誤差計(jì)數(shù)器101在基準(zhǔn)信號(hào)的上升時(shí)刻處，輸出正值(+x)作為計(jì)數(shù)值。

另外，如圖2c所示，在基準(zhǔn)信號(hào)的頻率低于振蕩信號(hào)的頻率的情況下，與圖2a的情況相比，計(jì)數(shù)器輸出的周期延長(zhǎng)。因此，相位誤差計(jì)數(shù)器101在基準(zhǔn)信號(hào)的上升時(shí)刻處，輸出負(fù)值(-x)作為計(jì)數(shù)值。

返回至圖1來(lái)對(duì)累加器102進(jìn)行說(shuō)明。累加器102計(jì)算出對(duì)應(yīng)于振蕩信號(hào)的頻率的基準(zhǔn)脈沖數(shù)與振蕩信號(hào)的脈沖數(shù)之間的差分的累加值，并按基準(zhǔn)信號(hào)的周期的規(guī)定倍的期間來(lái)輸出累加值?；鶞?zhǔn)脈沖數(shù)是振蕩信號(hào)的頻率(例如20mhz)除以基準(zhǔn)信號(hào)的頻率(例如1hz)所得的數(shù)。累加器102基于在基準(zhǔn)信號(hào)的周期的整數(shù)倍的累加期間(例如32秒)內(nèi)對(duì)相位誤差計(jì)數(shù)器101輸入的計(jì)數(shù)值相加所得的值，來(lái)計(jì)算累加值。

累加器102按基準(zhǔn)信號(hào)的每個(gè)周期來(lái)取得相位誤差計(jì)數(shù)器101的計(jì)數(shù)值，并累積所取得的計(jì)數(shù)值。接著，每當(dāng)累加期間結(jié)束時(shí)，累加器102計(jì)算出在累加期間中累積的計(jì)數(shù)值的最新值來(lái)作為累加值。每當(dāng)累加期間結(jié)束時(shí)，累加器102將計(jì)算出的累加值輸出至設(shè)定值生成部20。另外，累加器102也可以每當(dāng)累加期間結(jié)束時(shí)，將累加值初始化為0。

再者，累加器102也可以按基準(zhǔn)信號(hào)的每個(gè)周期，計(jì)算出從相位誤差計(jì)數(shù)器101輸入的最近的m個(gè)計(jì)數(shù)值的移動(dòng)平均值或累積平均值來(lái)作為累加值，由此，計(jì)算出基準(zhǔn)信號(hào)與振蕩信號(hào)之間的相位誤差的平均值。

設(shè)定值生成部20基于相位誤差計(jì)數(shù)器101所計(jì)數(shù)出的脈沖數(shù)，按規(guī)定期間生成頻率設(shè)定值。具體來(lái)說(shuō)，每當(dāng)按基準(zhǔn)信號(hào)的周期的整數(shù)倍的期間累加值從累加器102輸入時(shí)，設(shè)定值生成部20基于累加值生成用以對(duì)加法器30的振蕩信號(hào)的頻率進(jìn)行控制的頻率設(shè)定值，并將所生成的頻率設(shè)定值輸出至加法器30。設(shè)定值生成部20在累加值表示正值的情況下，輸出用以使振蕩信號(hào)的頻率降低的頻率設(shè)定值，在累加值表示負(fù)值的情況下，輸出用以使振蕩信號(hào)的頻率升高的頻率設(shè)定值。

設(shè)定值生成部20例如是中央處理器(centralprocessingunit，cpu)，其與累加值從累加器102輸入的時(shí)刻同步地按基準(zhǔn)信號(hào)的周期的整數(shù)倍的累加期間啟動(dòng)，并基于累加值來(lái)使頻率設(shè)定值發(fā)生變化。設(shè)定值生成部20例如基于使多個(gè)累加值平滑化而生成的平滑化積分值來(lái)生成頻率設(shè)定值。由此，設(shè)定值生成部20能夠使振蕩信號(hào)的頻率平緩地發(fā)生變化。

圖3是表示設(shè)定值生成部20的構(gòu)成的圖。設(shè)定值生成部20包括乘法器201、乘法器202、加法器203、延遲電路204及加法器205。

從累加器102輸入的累加值輸入至乘法器201及乘法器202。乘法器201將系數(shù)a乘以累加值所得的乘法值輸入至加法器203。

加法器203將從乘法器201輸入的乘法值輸出至延遲電路204。延遲電路204的延遲時(shí)間p被設(shè)定為與累加值從相位誤差檢測(cè)部10輸入的周期相等，延遲電路204將延遲后的值輸出至加法器205，并且輸出至加法器203。加法器203將從乘法器201輸入的乘法值、與從延遲電路204輸入的延遲后的值(即，基于來(lái)自相位誤差檢測(cè)部10的前一個(gè)周期的累加值的乘法值)相加。

乘法器202將系數(shù)b乘以累加值所得的乘法值輸入至加法器205。加法器205生成將從延遲電路204輸入的值與從乘法器202輸入的值相加后的頻率設(shè)定值。設(shè)定值生成部20能夠通過(guò)如上所述的構(gòu)成，輸出使累加值平滑化后的頻率設(shè)定值。

設(shè)定值生成部20根據(jù)是使振蕩信號(hào)高速地與基準(zhǔn)信號(hào)同步，還是低速地與基準(zhǔn)信號(hào)同步，來(lái)選擇輸入至乘法器201的系數(shù)a及輸入至乘法器202的系數(shù)b。另外，設(shè)定值生成部20將延遲電路204的延遲時(shí)間p設(shè)定為與累加值從相位誤差檢測(cè)部10輸入的周期相等。

加法器30將偏調(diào)(offset)值與設(shè)定值生成部20所輸出的頻率設(shè)定值相加。偏調(diào)值相當(dāng)于振蕩信號(hào)的頻率的目標(biāo)值的值，且是在相位誤差為0的情況下與所輸出的振蕩信號(hào)的頻率對(duì)應(yīng)的值。加法器30將從設(shè)定值生成部20輸入的頻率設(shè)定值與偏調(diào)值相加，由此，能夠根據(jù)基準(zhǔn)信號(hào)與振蕩信號(hào)之間的相位誤差，使振蕩信號(hào)的頻率以振蕩信號(hào)的目標(biāo)頻率周邊的頻率發(fā)生變化。

振蕩器40輸出如下頻率的振蕩信號(hào)，所述頻率與加法器30中偏調(diào)值與頻率設(shè)定值相加所得的設(shè)定值對(duì)應(yīng)。振蕩器40可以包含cpu，也可以包含電壓控制振蕩器(voltagecontrolledoscillator)。

[變形例1]

在以上的說(shuō)明中說(shuō)明了如下例子，即，每當(dāng)累加期間結(jié)束時(shí)，累加器102將累加值初始化，但累加器102也可以使累加值累積，并將累加期間結(jié)束的時(shí)間點(diǎn)的第一累加值、與下一個(gè)累加期間中的第二累加值相加，由此計(jì)算出累加值。由此，例如在存在不輸入基準(zhǔn)信號(hào)的期間的情況下，能夠消除此期間累積的相位誤差，并且使振蕩信號(hào)與基準(zhǔn)信號(hào)同步。振蕩電路1也可以包括用以對(duì)通常模式與相位恢復(fù)模式進(jìn)行切換的寄存器(register)，所述通常模式是指每當(dāng)累加期間結(jié)束時(shí)，累加器102將累加值初始化，所述相位恢復(fù)模式是指即使累加期間結(jié)束，也不將累加值初始化，以消除累積的相位誤差。

圖4a和圖4b是用以對(duì)產(chǎn)生保持(holdover)時(shí)的動(dòng)作進(jìn)行說(shuō)明的圖，所述保持處于不輸入基準(zhǔn)信號(hào)的狀態(tài)。在圖4a和圖4b中表示了如下情況下的動(dòng)作，所述情況是指按基準(zhǔn)信號(hào)的每個(gè)周期，計(jì)數(shù)值發(fā)生變化，計(jì)數(shù)器值的累積值增加，且累加器102按基準(zhǔn)信號(hào)的周期的4倍的期間來(lái)將累積值初始化。

圖4a是表示在產(chǎn)生保持的期間，將相位誤差計(jì)數(shù)器101的計(jì)數(shù)值清零的通常模式的動(dòng)作的圖。在此情況下，在保持結(jié)束后，累積值變?yōu)?。

相對(duì)于此，圖4b是表示在產(chǎn)生保持的期間，使相位誤差計(jì)數(shù)器101自由振蕩(freerun)的相位恢復(fù)模式的動(dòng)作的圖。在此情況下，在保持結(jié)束后，相位誤差累積，累積值變?yōu)?10。由于累積相位誤差而得的累積值以所述方式保持，頻率設(shè)定值基于累加期間的結(jié)束時(shí)間點(diǎn)的累加值(在圖4b的情況下為+35)來(lái)生成。結(jié)果是，振蕩器40能夠通過(guò)將保持期間所產(chǎn)生的相位誤差抵消的方式，使振蕩信號(hào)的頻率發(fā)生變化。

[變形例2]

在圖2a至圖2c中表示了如下例子，即，相位誤差計(jì)數(shù)器101所輸出的計(jì)數(shù)值在-2.5×10⁶至+2.5×10⁶的范圍內(nèi)發(fā)生變化，但相位誤差計(jì)數(shù)器101所輸出的計(jì)數(shù)值的變化方式不限于此。

圖5a至圖5c是用以對(duì)本變形例的相位誤差計(jì)數(shù)器101的動(dòng)作進(jìn)行說(shuō)明的圖。在圖5a至圖5c中，計(jì)數(shù)值在0至5.0×10⁶的范圍內(nèi)發(fā)生變化。在此情況下，當(dāng)基準(zhǔn)信號(hào)的頻率與振蕩信號(hào)的頻率相等時(shí)，如圖5a所示，累加期間結(jié)束的時(shí)間點(diǎn)的計(jì)數(shù)值變?yōu)?。

另外，在基準(zhǔn)信號(hào)的頻率高于振蕩信號(hào)的頻率的情況下，如圖5b所示，累加期間結(jié)束的時(shí)間點(diǎn)的計(jì)數(shù)值變?yōu)?.5×10⁶以下。另外，在基準(zhǔn)信號(hào)的頻率低于振蕩信號(hào)的頻率的情況下，如圖5c所示，累加期間結(jié)束的時(shí)間點(diǎn)的計(jì)數(shù)值大于2.5×10⁶。

[變形例3]

在以上的說(shuō)明中，說(shuō)明了累加期間已固定的情況，但累加器102也可以按基于如下時(shí)間決定的累加期間來(lái)輸出累加值，所述時(shí)間是直至使振蕩信號(hào)與基準(zhǔn)信號(hào)同步為止所允許的時(shí)間。例如，在需要高速同步的情況下，累加器102能夠通過(guò)與低速同步的情況相比縮短累加期間而在短時(shí)間內(nèi)消除相位誤差。

[本實(shí)施方式的振蕩電路1的效果]

如以上的說(shuō)明所述，振蕩電路1的相位誤差計(jì)數(shù)器101對(duì)與從外部輸入的基準(zhǔn)信號(hào)的周期對(duì)應(yīng)的期間內(nèi)的振蕩信號(hào)的脈沖數(shù)進(jìn)行計(jì)數(shù)，累加器102計(jì)算出計(jì)數(shù)值的累加值。接著，設(shè)定值生成部20基于相位誤差計(jì)數(shù)器101所計(jì)數(shù)出的脈沖數(shù)的累加值，按規(guī)定期間生成頻率設(shè)定值。

因?yàn)檎袷庪娐?具有如上所述的構(gòu)成，所以設(shè)定值生成部20只要在輸出累加值的時(shí)刻啟動(dòng)而進(jìn)行生成頻率設(shè)定值的動(dòng)作即可，在除此以外的期間，能夠維持休眠狀態(tài)。因此，振蕩電路1能夠像恒溫晶體振蕩器(ovencontrolledcrystaloscillator，ocxo)那樣，在較高的溫度(例如約85℃)下使用，即使在設(shè)定值生成部20包含cpu的情況下，與以往相比也能夠縮短設(shè)定值生成部20的工作時(shí)間，因此，能夠抑制構(gòu)成設(shè)定值生成部20的組件(例如cpu)的劣化并延長(zhǎng)組件壽命。

以上，使用實(shí)施方式對(duì)本發(fā)明進(jìn)行了說(shuō)明，但本發(fā)明的技術(shù)范圍并不限定于所述實(shí)施方式所記載的范圍。對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)，顯然能夠?qū)λ鰧?shí)施方式添加多種變更或改良。根據(jù)權(quán)利要求書(shū)的記載，顯然此種添加有變更或改良的方式也可包含于本發(fā)明的技術(shù)范圍中。

例如，設(shè)定值生成部20也可以不基于從累加器102輸入的累加值，而是按相位誤差計(jì)數(shù)器101輸出計(jì)數(shù)值的時(shí)刻，基于計(jì)數(shù)值來(lái)計(jì)算出頻率設(shè)定值。