本申請是申請日為2011年12月29日、申請?zhí)枮?01180076035.8、發(fā)明名稱為“半導體裝置”的發(fā)明專利申請的分案申請。

本發(fā)明涉及具備在與存儲器裝置之間進行數(shù)據(jù)的輸入輸出的接口電路的半導體裝置，特別涉及在與雙倍數(shù)據(jù)速率(ddr：doubledatarate)的同步存儲器(synchronousmemory)之間進行數(shù)據(jù)的輸入輸出的半導體裝置。

背景技術：

作為以雙倍數(shù)據(jù)速率進行數(shù)據(jù)的輸入輸出的同步存儲器，已知例如ddr-sdram(synchronousdynamicrandomaccessmemory,同步動態(tài)隨機存取存儲器)。ddr-sdram為了進行時鐘同步方式的高速通信，輸出數(shù)據(jù)信號和與其同步的選通信號。ddr-sdram輸出的數(shù)據(jù)信號的邊緣和選通信號的邊緣一致。

在接受從ddr-sdram輸出了的數(shù)據(jù)信號以及選通信號的接口電路中，需要使所接收的選通信號延遲1/4周期量的延遲電路。通過使輸入了的選通信號延遲1/4周期量(90度的相位量)，能夠在選通信號的上升沿邊緣以及下降沿邊緣這兩者的定時取入數(shù)據(jù)信號。

作為用于調(diào)整選通信號的延遲量的電路，例如，已知日本特開2008-311999號公報(專利文獻1)記載的電路。該電路包括延遲量可變的可變延遲部、相位比較部、以及延遲控制部。相位比較部比較來自輸入緩沖門的選通信號的相位和來自可變延遲部的延遲信號的相位。延遲控制部根據(jù)相位比較部的比較結(jié)果設定可變延遲部的延遲量。

從上述接口電路供給ddr-sdram的動作時鐘作為外部時鐘。ddr-sdram與該外部時鐘同步地進行數(shù)據(jù)的輸入輸出。因此，在ddr-sdram中，設置了再生與外部時鐘準確地同步了的內(nèi)部時鐘的再生電路。作為這樣的再生電路，例如，使用了pll(phaselockloop，鎖相回路)電路(例如參照日本特開2000-323969號公報(專利文獻2))、或者dll(delaylockloop，延遲鎖定回路)電路(例如參照日本特開2009-21706號公報(專利文獻3))、或者smd(synchronousmirrordelay，同步鏡像延遲)電路(例如參照日本特開2000-311028號公報(專利文獻4))等。

現(xiàn)有技術文獻

專利文獻

專利文獻1：日本特開2008-311999號公報

專利文獻2：日本特開2000-323969號公報

專利文獻3：日本特開2009-21706號公報

專利文獻4：日本特開2000-311028號公報

技術實現(xiàn)要素：

但是，在上述接口電路中設置的延遲電路中，需要使延遲電路的延遲量與選通信號的頻率、即存儲器裝置的動作頻率對應的目標延遲準確地一致。特別，近年來的存儲器裝置為了進行低功耗化，有時需要切換存儲器裝置的動作頻率來使用。因此，需要針對比以往更寬的頻率范圍調(diào)整延遲量。

通常，延遲電路由級聯(lián)連接了的多個延遲元件(例如反相器)構(gòu)成。通過切換選通信號所通過的延遲元件的級數(shù)來調(diào)整選通信號的延遲量。因此，以往，為了對應于廣大的頻率范圍，無法避免延遲元件數(shù)的增大，導致了延遲電路的面積增大。

另一方面，在單純地增大了各個延遲元件的延遲量的情況下，針對與存儲器裝置的動作頻率對應的目標延遲的誤差增大。其結(jié)果，產(chǎn)生從存儲器裝置讀出數(shù)據(jù)時的準備(setup)時間或者保持時間的余量減少這樣的問題。

本發(fā)明的目的在于，在具備了從存儲器裝置接受數(shù)據(jù)信號以及選通信號的接口電路的半導體裝置中，能夠盡可能抑制使選通信號延遲的延遲電路的面積增大，并且能夠針對更寬的頻率范圍進行準確的延遲量調(diào)整。

本發(fā)明的一種實施方式的半導體裝置具備生成設定了的頻率的時鐘信號的時鐘生成器、和接口電路。接口電路根據(jù)時鐘信號向外部存儲器裝置供給動作時鐘，從外部存儲器裝置接收數(shù)據(jù)信號以及選通信號。接口電路包括使所接收的選通信號延遲的延遲電路、和在由延遲電路延遲了的選通信號的邊緣的定時對數(shù)據(jù)信號進行采樣的數(shù)據(jù)檢測電路。延遲電路包括第1調(diào)整電路、和與第1調(diào)整電路串聯(lián)地連接了的第2調(diào)整電路。第1調(diào)整電路能夠按照與時鐘信號的設定頻率對應的多個階段，調(diào)整選通信號的延遲量。第2調(diào)整電路能夠以比第1調(diào)整電路細的精度來調(diào)整選通信號的延遲量。

根據(jù)上述實施方式，使選通信號延遲的延遲電路包括第1調(diào)整電路、和能夠?qū)崿F(xiàn)比第1調(diào)整電路更細的精度調(diào)整的第2調(diào)整電路。根據(jù)時鐘信號的設定頻率，按照多個階段，調(diào)整第1調(diào)整電路的延遲量，所以能夠抑制延遲電路的面積增大，并且針對更寬的頻率范圍進行準確的延遲量調(diào)整。

附圖說明

圖1是示出本發(fā)明的實施方式1的半導體裝置1的結(jié)構(gòu)的框圖。

圖2是示出圖1的接口電路5的一部分的結(jié)構(gòu)的框圖。

圖3是示意地示出選通信號dqs、數(shù)據(jù)信號dq、以及延遲后的選通信號dqs90的波形的圖。

圖4是示意地示出時鐘信號clka、clkb以及延遲脈沖dqs90的波形的圖。

圖5是示出圖2的延遲量調(diào)整電路27的結(jié)構(gòu)的一個例子的圖。

圖6是示出圖2的偏置調(diào)整電路26的結(jié)構(gòu)的一個例子的圖。

圖7是示出圖1的存儲器控制器4中存儲了的變換表格的一個例子的圖。

圖8是示意地示出在比較例的dqs延遲電路中延遲代碼與延遲量的關系的圖(在延遲量的切換幅度比較大的情況下)。

圖9是示意地示出在比較例的dqs延遲電路中延遲代碼與延遲量的關系的圖(在延遲量的切換幅度比較小的情況下)。

圖10是示意地示出在圖6的dqs延遲電路25中延遲代碼41與延遲量的關系的圖。

圖11是示出在各個延遲元件de的延遲量變化了的情況下的延遲代碼與dqs延遲電路25的延遲量的關系的圖。

圖12是示出構(gòu)成dqs延遲電路25的各電路的面積的比例的一個例子的圖。

圖13是示出圖1的半導體裝置1的動作時序的一個例子的圖。

圖14是示出本發(fā)明的實施方式2的半導體裝置中設置的dqs延遲電路25a的結(jié)構(gòu)的圖。

圖15是示出在圖14的偏置調(diào)整電路26a的情況下在存儲器控制器4中存儲了的變換表格的一個例子的圖。

圖16是示出在圖14的dqs延遲電路25a中延遲代碼與延遲量的關系的圖。

圖17是用于說明確定在各延遲線中設置了的延遲元件的級數(shù)的步驟的圖。

圖18是用于說明作為圖17的比較例，在各延遲線中設置了的延遲元件的級數(shù)不恰當?shù)那闆r的圖。

圖19是示出本發(fā)明的實施方式3的半導體裝置中設置的dqs延遲電路25b的結(jié)構(gòu)的圖。

圖20是示出在圖19的dqs延遲電路25b中偏置值是0的情況下的延遲代碼與延遲電路整體的延遲量的關系的圖。

(符號說明)

1：半導體裝置；2：dram裝置；4：存儲器控制器；4a：變換表格；5：接口電路；7：時鐘生成器；14：偏置設定值；24：選擇器電路；25、25a、25b：dqs延遲電路；26、26a、26b：偏置調(diào)整電路；27：延遲量調(diào)整電路；28：數(shù)據(jù)檢測電路；30：偏置控制電路；30a：偏置·旁通控制電路；31：校準控制電路；32：控制模塊；33：信號處理部；34：脈沖生成器；35：相位比較器；41：延遲代碼；43：旁通·使能信號；50～53、51a～53a：塊；60：延遲線；59、61：選擇器電路；ck：系統(tǒng)時鐘；de：延遲元件；dq：數(shù)據(jù)信號；dqs：選通信號。

具體實施方式

以下，參照附圖，詳細說明本發(fā)明的實施方式。另外，對同一或者相當?shù)牟糠指郊油粎⒄辗?，不重復其說明。

<實施方式1>

[半導體裝置1的整體結(jié)構(gòu)]

圖1是示出本發(fā)明的實施方式1的半導體裝置1的結(jié)構(gòu)的框圖。參照圖1，半導體裝置1構(gòu)成為在半導體基板上集成了多個功能塊的soc(systemonchip，片上系統(tǒng))。具體而言，半導體裝置1包括控制半導體裝置整體的中央處理裝置(cpu：centralprocessingunit)3、接口電路5、存儲器控制器(memc：memorycontroller)4、pll電路6、以及時鐘生成器7等。

接口電路5與外部的dram(dynamicrandomaccessmemory，動態(tài)隨機存取存儲器)裝置2(ddr-sdram)連接。接口電路5是用于以雙倍數(shù)據(jù)速率對dram裝置2進行存取的物理接口(physicalinterface：ddr-phy)。具體而言，接口電路5朝向dram裝置2，輸出時鐘、各種命令、地址信號(行地址、列地址)、以及數(shù)據(jù)屏蔽信號等。

接口電路5還在與dram裝置2之間進行數(shù)據(jù)信號dq以及選通信號dqs的輸入輸出。在從dram裝置2向接口電路5讀出數(shù)據(jù)時，dram裝置2使數(shù)據(jù)信號dq的邊緣和選通信號dqs的邊緣一致地輸出。在該情況下，通過在接口電路5中使選通信號dqs的相位延遲90度(1/4周期量)，能夠在選通信號dqs的上升沿邊緣以及下降沿邊緣這兩者進行數(shù)據(jù)采樣。相反地，在從接口電路5向dram裝置2寫入數(shù)據(jù)時，接口電路5與數(shù)據(jù)眼(dataeye)的中央符合地朝向dram裝置2輸出選通信號dqs的邊緣。

存儲器控制器4與接口電路5連接，并且經(jīng)由總線8與cpu3連接。存儲器控制器4依照cpu3的指令，控制接口電路5的動作。具體而言，存儲器控制器4朝向接口電路5輸出命令、地址、寫入數(shù)據(jù)、以及用于動作設定的信號等，從接口電路5接受讀出數(shù)據(jù)。存儲器控制器4還對在接口電路5中設置了的偏置調(diào)整電路26(在圖2中說明)輸出偏置設定值14。

pll電路6生成基準時鐘，時鐘生成器7根據(jù)從pll電路6輸出了的基準時鐘生成系統(tǒng)時鐘ck。通過來自cpu3的控制信號11、12，控制pll電路6以及時鐘生成器7的動作。由此，能夠設定系統(tǒng)時鐘ck的頻率。生成了的系統(tǒng)時鐘ck被供給到半導體裝置1的各部(cpu3、存儲器控制器4、以及接口電路5等)。接口電路5根據(jù)該系統(tǒng)時鐘ck，供給dram裝置2的動作時鐘。因此，根據(jù)系統(tǒng)時鐘ck的設定頻率，確定dram裝置2的動作頻率。

將與系統(tǒng)時鐘ck的設定頻率有關的信息(時鐘信息)13從時鐘生成器7提供給存儲器控制器4。在存儲器控制器4中，儲存了用于將系統(tǒng)時鐘ck的設定頻率(dram裝置2的動作頻率)變換為偏置設定值14的變換表格4a。存儲器控制器4根據(jù)變換表格4a，確定與設定頻率對應的偏置設定值14，將確定了的偏置設定值14輸出到在接口電路5中設置了的圖2的偏置調(diào)整電路26。

[接口電路5的結(jié)構(gòu)以及動作的概略]

圖2是示出圖1的接口電路5的一部分的結(jié)構(gòu)的框圖。在圖2中，示出了圖1的接口電路5中的、與來自dram裝置2的數(shù)據(jù)讀出相關的結(jié)構(gòu)。進而，在圖2中，還示出了圖1的存儲器控制器4、以及用于對數(shù)據(jù)信號dq以及選通信號dqs分別進行輸入輸出的端子20、21。

參照圖2，接口電路5包括輸入輸出(i/o)緩沖放大器22、23、選擇器(selector)電路24、dqs延遲電路25、數(shù)據(jù)檢測電路28、偏置控制電路30、以及校準控制電路31。

從圖1的dram裝置2輸入到端子20的數(shù)據(jù)信號dq經(jīng)由緩沖放大器22輸入到數(shù)據(jù)檢測電路28。從dram裝置2輸入到端子21的選通信號dqs經(jīng)由緩沖放大器23輸入到選擇器電路24。

選擇器電路24在接口電路5的正常動作時，選擇經(jīng)由緩沖放大器23輸入了的選通信號dqs，輸出到后級的dqs延遲電路25。另一方面，選擇器電路24在接口電路5的校準動作時，將從校準控制電路31輸出了的脈沖信號輸出到后級的dqs延遲電路25。

通過存儲器控制器4，控制上述接口電路5的動作模式(正常模式以及校準模式)、和與動作模式對應的選擇器電路24的選擇動作。在校準模式時，調(diào)整dqs延遲電路25的延遲量，在正常模式時，按照在校準模式時調(diào)整了的延遲量來使選通信號dqs延遲。

dqs延遲電路25是為了使選通信號dqs的相位延遲90度(1/4波長量)而設置的。dqs延遲電路25包括相互串聯(lián)連接了的偏置調(diào)整電路(第1調(diào)整電路)26、和延遲量調(diào)整電路(第2調(diào)整電路)27。偏置調(diào)整電路26能夠根據(jù)偏置設定值14(與系統(tǒng)時鐘ck的設定頻率對應)，按照多個階段，對選通信號dqs的延遲量進行粗調(diào)整。延遲量調(diào)整電路27能夠按照從校準控制電路31輸出了的延遲代碼41，以比偏置調(diào)整電路26更細的精度，對選通信號dqs的延遲量進行微調(diào)整。也可以使偏置調(diào)整電路26以及延遲量調(diào)整電路27的連接順序為與圖2相反的順序，即將偏置調(diào)整電路26設置于延遲量調(diào)整電路27的后級。

數(shù)據(jù)檢測電路28接受數(shù)據(jù)信號dq、和利用dqs延遲電路25延遲后的選通信號dqs90。數(shù)據(jù)檢測電路28在延遲后的選通信號dqs90的上升沿邊緣以及下降沿邊緣這兩者的定時，對數(shù)據(jù)信號dq進行采樣。

圖3是示意地示出選通信號dqs、數(shù)據(jù)信號dq、以及延遲后的選通信號dqs90的波形的圖。

參照圖2、圖3，從圖1的dram裝置2輸入了的數(shù)據(jù)信號dq的邊緣(時刻t1、t3、t5、t7)和選通信號dqs的邊緣一致。dqs延遲電路25使選通信號dqs90延遲1/4周期量(90度的相位量)。數(shù)據(jù)檢測電路28通過從圖2的dqs延遲電路25輸出了的延遲后的選通信號dqs90對數(shù)據(jù)信號dq進行采樣。其結(jié)果，數(shù)據(jù)檢測電路28能夠在數(shù)據(jù)眼的中央的位置(時刻t2、t4、t6、t8)取入各數(shù)據(jù)d0、d1、d2、d3。

再次，參照圖2，偏置控制電路30將與系統(tǒng)時鐘ck的設定頻率對應的偏置設定值14輸出到偏置調(diào)整電路26。如上所述，在存儲器控制器4中，作為變換表格4a，儲存了系統(tǒng)時鐘ck的設定頻率(圖1的dram裝置2的動作頻率)和偏置設定值14的對應關系。基于該變換表格4a的偏置設定值14被輸入到偏置調(diào)整電路26。根據(jù)偏置設定值14，確定偏置調(diào)整電路26的延遲量。

在校準模式時，在與偏置設定值14對應地設定了偏置調(diào)整電路26的延遲量之后，校準控制電路31調(diào)整延遲量調(diào)整電路27的延遲量，以使dqs延遲電路25整體的延遲量與根據(jù)系統(tǒng)時鐘ck確定的目標延遲(具體而言，與dram裝置2的動作頻率對應的周期的1/4)一致。

具體而言，校準控制電路31包括具有脈沖生成器34以及相位比較器35的信號處理部33、和控制模塊32。脈沖生成器34將時鐘信號clka作為觸發(fā)而產(chǎn)生單觸發(fā)脈沖。相位比較器35比較由于從脈沖生成器34輸出了的脈沖通過dqs延遲電路25而生成了的延遲脈沖dqs90的相位、與時鐘信號clkb的相位。

脈沖生成器34以及相位比較器35能夠由d觸發(fā)器(f/f：flipflop)構(gòu)成。在本說明書中，也將構(gòu)成脈沖生成器34的d觸發(fā)器稱為發(fā)射觸發(fā)器(launchf/f)，也將構(gòu)成相位比較器35的d觸發(fā)器稱為捕捉觸發(fā)器(capturef/f)。

時鐘信號clkb的相位被調(diào)整為比時鐘信號clka的相位延遲90度。時鐘信號clka、clkb既可以從圖1的時鐘生成器7供給，也可以根據(jù)系統(tǒng)時鐘ck由接口電路5生成。也可以將系統(tǒng)時鐘ck用作時鐘信號clka。

控制模塊32在校準模式時，根據(jù)由相位比較器35得到的比較結(jié)果，調(diào)整延遲代碼41，以使從dqs延遲電路25輸出了的延遲脈沖dqs90的相位、和時鐘信號clkb的相位一致。延遲代碼41與延遲量調(diào)整電路27的延遲量對應。

圖4是示意地示出時鐘信號clka、clkb以及延遲脈沖dqs90的波形的圖。

參照圖2、圖4，時鐘信號clkb的相位比時鐘信號clka的相位延遲90度。即，在相比于時鐘信號clka上升的時刻t1延遲了90度相位的時刻t2，時鐘信號clkb上升。

來自脈沖生成器34的輸出脈沖的相位與時鐘信號clka的相位一致。另一方面，從dqs延遲電路25輸出了的延遲脈沖dqs90的相位根據(jù)延遲代碼41而比來自脈沖生成器34的輸出脈沖延遲。

相位比較器35比較延遲脈沖dqs90的相位和時鐘信號clkb的相位。在圖4的情況下，根據(jù)時刻t2下的延遲脈沖dqs90的邏輯電平，確定相位比較器35的輸出。在延遲量調(diào)整電路27的延遲量比較小時，相位比較器35的輸出是高電平(h電平)，相對于此，在延遲量調(diào)整電路27的延遲量比較大時，相位比較器35的輸出為低電平(l電平)。因此，通過檢測相位比較器35的輸出從h電平向l電平或者從l電平向h電平的切換，能夠判定延遲脈沖dqs90的相位和時鐘信號clkb的相位的一致。

控制模塊32利用該相位比較器35的輸出的邏輯電平的切換，按照二分檢索法，確定延遲代碼41。例如，在延遲量調(diào)整電路27的延遲量能夠按照32個階段(5比特)切換時，直至確定最終的延遲代碼41，脈沖生成器34將單觸發(fā)脈沖輸出5次。

[延遲量調(diào)整電路27的結(jié)構(gòu)例]

圖5是示出圖2的延遲量調(diào)整電路27的結(jié)構(gòu)的一個例子的圖。參照圖5，延遲量調(diào)整電路27包括延遲線60和選擇器電路61。向圖5的輸入節(jié)點in輸入信號，從輸出節(jié)點out輸出延遲了的信號。

延遲線60包括級聯(lián)連接了的多個延遲元件，在圖5的例子中，作為多個延遲元件，包括96個反相器inv。這些反相器inv被分割為由串聯(lián)連接了的2個或者4個反相器構(gòu)成的32個塊。能夠從各塊輸出信號。

選擇器電路61根據(jù)延遲代碼41，選擇上述32個塊中的一個，輸出來自選擇了的塊的信號。由此，選通信號dqs從輸入到延遲量調(diào)整電路27至輸出所通過的延遲元件(反相器inv)的個數(shù)被切換。

具體而言，選擇器電路61由多個邏輯門(nand門以及nor門)構(gòu)成，包括被分級了的第1～第5邏輯門群62～66。

第1邏輯門群62由與構(gòu)成延遲線60的32個塊分別對應的32個nand門構(gòu)成。向各nand門的第1輸入端子輸入來自對應的塊的信號，向第2輸入端子輸入延遲代碼41。另外，關于延遲代碼41，僅有向與被選擇了的塊對應的nand門輸入的信號是“1”(h電平)，向與其他非選擇的塊對應的nand門輸入的信號是“0”(l電平)，與通常的二進制代碼不同。將通常的二進制代碼變換為延遲代碼41的解碼器設置于圖2的控制模塊32中。

構(gòu)成第1邏輯門群62的32個nand門形成每2個一組的群組，這些群組與構(gòu)成第2邏輯門群63的16個nand門分別連接。同樣地，構(gòu)成第2邏輯門群63的16個nand門形成每2個一組的群組，這些群組與構(gòu)成第3邏輯門群64的8個nor門分別連接。構(gòu)成第3邏輯門群64的8個nor門形成每2個一組的群組，這些群組與構(gòu)成第4邏輯門群65的4個nand門分別連接。構(gòu)成第4邏輯門群65的4個nand門形成每2個一組的群組，這些群組與構(gòu)成第5邏輯門群66的2個nor門分別連接。在選擇器電路61的最終級中設置了的nand門67與在第5邏輯門群66中設置了的2個nor門分別連接。

[偏置調(diào)整電路26的結(jié)構(gòu)例]

圖6是示出圖2的偏置調(diào)整電路26的結(jié)構(gòu)的一個例子的圖。在圖6中，還一并示出了偏置調(diào)整電路26的周邊的電路。

參照圖6，偏置調(diào)整電路26包括由在輸入節(jié)點ni以及輸出節(jié)點n3之間串聯(lián)連接了的多個延遲元件de構(gòu)成的延遲線、和選擇器電路59。這些多個延遲元件de被劃分為m個(在圖6的情況下，m＝4)塊50、51、52、53。各塊包括串聯(lián)連接了的n級的延遲元件de。

另外，使構(gòu)成在偏置調(diào)整電路26中設置了的各延遲元件de的mos晶體管的閾值電壓大于構(gòu)成在延遲量調(diào)整電路27中設置了的各延遲元件的mos晶體管的閾值電壓。由此，能夠通過更小的面積，使在偏置調(diào)整電路26中設置了的各延遲元件de的延遲量大于延遲量調(diào)整電路27的各延遲元件的延遲量。

選擇器電路59選擇塊50～53的連接節(jié)點n0、n1、n2以及輸出節(jié)點n3中的某一個，輸出選擇了的節(jié)點的信號。具體而言，在圖6中，選擇器電路59在偏置設定值是0時，輸出連接節(jié)點n0的信號。在該情況下，從偏置調(diào)整電路26，輸出通過了塊50的選通信號dqs。同樣地，選擇器電路59在偏置設定值是1時，輸出連接節(jié)點n1的信號。在該情況下，從偏置調(diào)整電路26，輸出通過了塊50、51的選通信號dqs。選擇器電路59在偏置設定值是2時，輸出連接節(jié)點n2的信號。在該情況下，從偏置調(diào)整電路26，輸出通過了塊50、51、52的選通信號dqs。選擇器電路59在偏置設定值是3時，輸出輸出節(jié)點n3的信號。在該情況下，從偏置調(diào)整電路26，輸出通過了塊50、51、52、53的選通信號dqs。選擇器電路59的具體的結(jié)構(gòu)是例如與在圖5中示出的選擇器電路61同樣的結(jié)構(gòu)。

這樣，選擇器電路59能夠根據(jù)偏置設定值，切換選通信號dqs在從輸入到偏置調(diào)整電路26至輸出的期間所通過的塊數(shù)(即延遲元件數(shù))。另外，設定頻率和偏置設定值的對應關系被確定為：圖1的系統(tǒng)時鐘ck的設定頻率越小，則直至選通信號dqs在偏置調(diào)整電路26輸出，該選通信號dqs所通過的塊數(shù)越大。

圖7是示出在圖1的存儲器控制器4中存儲了的變換表格的一個例子的圖。在圖7的例子中，針對大致266mbps至533mbps的比特率(等于dram裝置的動作頻率)確定了偏置設定值。即，能夠在該動作頻率的范圍內(nèi)調(diào)整延遲量。

另外，偏置調(diào)整電路26的結(jié)構(gòu)不限于圖6所示的結(jié)構(gòu)。例如，也可以代替選擇器電路59而在輸入節(jié)點ni的附近配置其他選擇器電路，通過該選擇器電路切換輸入到輸入節(jié)點ni的選通信號dqs的路徑。這樣做的話，能夠使塊50～53的排列順序為與圖5相反的順序。

考慮上述點，如果更一般地敘述選擇器電路59的功能，則如下所述。設定在偏置調(diào)整電路26中設置了的多個延遲元件de被劃分為從第1個至第m個這m個塊。在該情況下，在將1以上m以下的整數(shù)設為i時，選擇器電路59根據(jù)偏置設定值，輸出不通過m個塊中的任意一個、或者依次通過了m個塊中的從第1個至第i個這i個塊的選通信號dqs。在選通信號不通過m個塊中的任意一個的情況下，僅通過延遲量調(diào)整電路27設定選通信號的延遲量。

[現(xiàn)有的dqs延遲電路的問題點]

在說明圖6所示的結(jié)構(gòu)的dqs延遲電路25的效果之前，說明現(xiàn)有的dqs延遲電路的問題。以下，參照圖8、圖9，敘述未設置用于進行延遲量的粗調(diào)整的偏置調(diào)整電路26的情況。

在dram裝置中，為了進行低功耗化，有時切換dram裝置的動作頻率而使用。具體而言，如果通過增大最大動作頻率而擴大了頻率范圍，則需要使構(gòu)成延遲線的延遲元件數(shù)增加。例如，如果能夠使與dram裝置的轉(zhuǎn)送速率已對應至最大400mbps的對應至533mbps，則需要使延遲線的切換級數(shù)從32級增加到64級或者其以上。其結(jié)果，導致電路面積的增大。

圖8是示意地示出在比較例的dqs延遲電路中延遲代碼與延遲量的關系的圖。在圖8的例子中，示出通過不改變構(gòu)成延遲線的延遲元件的個數(shù)以及延遲量的切換級數(shù)(在圖8中示出8級的情況)，使單位延遲元件的延遲量增大，從而增大了延遲量的切換幅度(δdelay)的情況。

如果如圖8那樣，以對應于寬的頻率范圍的目的，單純地將構(gòu)成延遲線的單位延遲元件的延遲量設定得較大，則針對目標延遲的誤差增大。由此，引起在從dram裝置讀出數(shù)據(jù)時的準備時間的余量減少或者保持時間的余量減少這樣的問題。

圖9是示意地示出在比較例的dqs延遲電路中延遲代碼與延遲量的關系的圖。在圖9的例子中，示出通過減小單位延遲元件的延遲量來減小延遲量的切換幅度(δdelay)的情況。

如圖9那樣，在構(gòu)成延遲線的單位延遲元件的延遲量小的情況下，為了對應于寬的頻率范圍，無法避免延遲元件數(shù)的增加、延遲量的切換級數(shù)的增加(在圖9中16級)。因此，電路面積增大。特別，根據(jù)半導體裝置的制造條件、動作溫度以及動作電壓變動，延遲元件的延遲量變動，所以在延遲元件的所設想的延遲量最小的情況下，有時難以實現(xiàn)目標延遲量。

[實施方式1的dqs延遲電路25的動作以及效果]

在圖6所示的dqs延遲電路25的情況下，能夠在保持延遲量的切換幅度(δdelay)減小了的狀態(tài)下，對應于寬范圍的頻率，而且，能夠抑制電路面積的增大。

圖10是示意地示出在圖6的dqs延遲電路25中延遲代碼41與延遲量的關系的圖。在圖10的例子中，示出了使圖6的延遲量調(diào)整電路27的結(jié)構(gòu)比圖5例示了的結(jié)構(gòu)簡單化了的情況。即，設定能夠按照8個階段調(diào)整延遲量調(diào)整電路27的延遲量，各階段的每一個的延遲量的切換幅度(δdelay)相等。

如圖10所示，通過使偏置設定值變化(在圖10的情況下，偏置＝0～3)，表示圖6的dqs延遲電路25的延遲量與延遲代碼41的關系的直線在保持維持了其傾斜度的狀態(tài)下上下偏移。由此，能夠擴大目標延遲tg90的設定范圍。

另外，根據(jù)半導體裝置的制造條件的變動、以及延遲電路的動作電壓以及動作溫度的變動，各個延遲元件de的延遲量變動。在偏置調(diào)整電路26的設計時，需要還考慮該變動，確定在各塊50～53中設置的延遲元件de的級數(shù)n，以即使在各個延遲元件的延遲量最小的情況下，也能夠得到與動作頻率對應的延遲量。

圖11是示出在各個延遲元件de的延遲量變化了的情況下的延遲代碼與dqs延遲電路25的延遲量的關系的圖。在圖11中，將各延遲元件de的所設想的延遲量最小的情況設為min條件，將各延遲元件de的所設想的延遲量最大的情況設為max條件。

參照圖6、圖11，在比特率是533mbps時，如果將偏置設定值(offset)設定為0，則在max條件以及min條件中的任意一個的情況下，都能夠?qū)qs延遲電路25整體的延遲量設定為目標延遲(90°延遲)。同樣地，在比特率是400mbps、333mbps、266mbps時，如果將偏置設定值(offset)分別設定為1、2、3，則即使在max條件以及min條件中的任意一個的情況下，都能夠?qū)qs延遲電路25整體的延遲量設定為目標延遲(90°延遲)。

在偏置調(diào)整電路26的延遲量最小(偏置設定值(offset)＝0)、并且延遲量調(diào)整電路27的延遲量最小(延遲代碼最小)的情況下，作為各延遲元件de的所設想的延遲量最大的情況(max條件)提供目標延遲的設定范圍的下限值。在偏置調(diào)整電路26的延遲量最大(偏置設定值(offset)＝3)、并且延遲量調(diào)整電路27的延遲量最大(延遲代碼最大)的情況下，作為各延遲元件de的所設想的延遲量最小的情況(min條件)提供目標延遲的設定范圍的上限值。

圖12是示出構(gòu)成dqs延遲電路25的各電路的面積的比例的一個例子的圖。在圖12中，示出了圖6所示的偏置調(diào)整電路26的面積、圖5所示的構(gòu)成延遲量調(diào)整電路27的延遲線60的面積、圖5的選擇器電路61的面積、以及圖6的控制模塊32中設置的解碼電路的面積的相互的比例。解碼電路用于將二進制代碼變換為輸入到選擇器電路61的延遲代碼41。如圖12所示，可知偏置調(diào)整電路26的面積比其他電路的面積小，能夠抑制電路面積的增大。

[半導體裝置1的動作時序]

圖13是示出圖1的半導體裝置1的動作時序的一個例子的圖。在圖13中，示出了將dram裝置的動作頻率從f0變更為f1的例子。

參照圖1、圖13，在初始狀態(tài)(時刻t0)下，系統(tǒng)時鐘ck的設定頻率是f0。將與該設定頻率f0對應的偏置設定值(offset)設為x。

在時刻t1，存儲器控制器4發(fā)出自刷新開始(sref：selfrefreshentry)命令。由此，自刷新(selfrefresh)期間開始。此時，同時，時鐘使能信號cke被求反(negate)。

在接下來的期間t2中，cpu3變更系統(tǒng)時鐘ck的設定頻率。時鐘使能信號cke被求反，所以即使在頻率變更的中途系統(tǒng)時鐘ck停止也不會產(chǎn)生問題。接下來的期間t3是直至系統(tǒng)時鐘ck的頻率以f1穩(wěn)定的等待時間。

在接下來的時刻t4，存儲器控制器4發(fā)出自刷新結(jié)束(sre：selfrefreshexit)命令。由此，自刷新期間結(jié)束。此時同時，時鐘使能信號cke被置位(assert)。

在接下來的時刻t5，存儲器控制器4將偏置設定值切換為與設定頻率f1對應的值(y)。存儲器控制器4進而在該時間點發(fā)出dram裝置2可執(zhí)行的處理命令(例如，預充電命令等)。

在接下來的時刻t6，存儲器控制器4發(fā)出自動刷新(ref：autorefresh)命令。進而，存儲器控制器4將校準信號置位，由此，接口電路5的動作狀態(tài)成為校準模式。圖6的校準控制電路31根據(jù)變更后的偏置設定值(y)，進行在圖6的dqs延遲電路25中設置了的延遲量調(diào)整電路27的校準。延遲量調(diào)整電路27的校準需要15循環(huán)(cycle)以上。

在dram裝置2的刷新以及延遲量調(diào)整電路27的校準結(jié)束了的時刻t7以后，正常的dram存取開始。

[總結(jié)]

如以上那樣，根據(jù)實施方式1的半導體裝置1，提供如圖2、圖6所示地具備能夠根據(jù)偏置設定值調(diào)整延遲量的偏置調(diào)整電路26的dqs延遲電路25。由此，不會使在延遲量調(diào)整電路27中設置了的延遲線增加，而能夠?qū)崿F(xiàn)能夠與最大動作頻率的增加對應的頻率范圍的擴大。

進而，通過將構(gòu)成在延遲量調(diào)整電路27中設置了的延遲線的單位延遲元件的延遲量設計得比較小，能夠降低針對目標延遲的延遲誤差。在校準執(zhí)行時，能夠使用在延遲量調(diào)整電路27中設置了的延遲量比較小的延遲元件來高精度地調(diào)整延遲量。

考慮與制造條件、動作溫度以及動作電壓的變動相伴的單位延遲元件de的延遲量的變動，來確定偏置調(diào)整電路26的各塊的延遲量(延遲元件de的個數(shù))。因此，無需使在延遲量調(diào)整電路27中設置的延遲元件的個數(shù)增加。

進而，使構(gòu)成在偏置調(diào)整電路26中設置了的各延遲元件de的mos晶體管的閾值電壓大于構(gòu)成在延遲量調(diào)整電路27中設置了的各延遲元件的mos晶體管的閾值電壓。由此，能夠使在偏置調(diào)整電路26中設置了的各延遲元件de的延遲量大于延遲量調(diào)整電路的各延遲元件的延遲量，所以能夠由抑制新設置偏置調(diào)整電路26所致的電路面積增大。

<實施方式2>

圖14是示出在本發(fā)明的實施方式2的半導體裝置中設置了的dqs延遲電路25a的結(jié)構(gòu)的圖。

在圖14的dqs延遲電路25a中，偏置調(diào)整電路26a的結(jié)構(gòu)與圖6的dqs延遲電路25的情況不同。在圖6的偏置調(diào)整電路26中，在各塊50～53中設置了的延遲元件的個數(shù)相同。相對于此，在圖14的偏置調(diào)整電路26a中，在構(gòu)成延遲線的各塊51a、52a、53a中設置了的延遲元件的個數(shù)不同。

具體而言，圖14的塊51a、52a、53a與圖6的塊51、52、53分別對應。例如，在塊51a中，設置了n級的延遲元件de，在塊52a中，設置了2n級的延遲元件de，在塊53a中，設置了4n級的延遲元件de。如詳細后述，通過使構(gòu)成各塊的延遲元件的個數(shù)不同，相比實施方式1的情況，能夠擴大動作頻率的設定范圍。

另外，在圖14的偏置調(diào)整電路26a中，未設置與圖6的塊50對應的塊。在圖14中作為偏置設定值設定了0的情況下，將選通信號dqs不經(jīng)由延遲元件de地輸入到延遲量調(diào)整電路27。在該情況下，通過延遲量調(diào)整電路27，調(diào)整dqs延遲電路25a整體的延遲量。圖14的其他結(jié)構(gòu)與圖6的情況相同，所以對同一或者相當?shù)牟糠指郊油粎⒄辗柖恢貜驼f明。

圖15是示出在圖14的偏置調(diào)整電路26a的情況下在存儲器控制器4中存儲了的變換表格的一個例子的圖。在圖15的例子中，針對大致200mbps至800mbps的比特率(等于dram裝置的動作頻率f)確定了偏置設定值，動作頻率的設定范圍比圖7的情況擴大。

圖16是示出在圖14的dqs延遲電路25a中延遲代碼與延遲量的關系的圖。參照圖16，在半導體裝置的制造條件、動作溫度以及動作電壓變動了時，將所設想的各延遲元件de的延遲量最大的情況記載為max條件，將所設想的各延遲元件de的延遲量最小的情況記載為min條件。如果將在偏置設定值(offset)是0～3時的目標延遲的設定范圍分別設為r0～r3，則目標延遲的設定范圍r0～r3不重復地連續(xù)。

為了如上述那樣將目標延遲的設定范圍r0～r3不重復地連續(xù)地排列，使在min條件下偏置設定值是0時延遲量調(diào)整電路27的延遲量最大的情況下的延遲電路整體的延遲量(目標延遲設定范圍的r0的上限)、和在max條件下偏置設定值是1時延遲量調(diào)整電路27的延遲量最小的情況下的延遲電路整體的延遲量(目標延遲設定范圍的r1的下限)一致。同樣地，使在min條件下偏置設定值是1時延遲量調(diào)整電路27的延遲量最大的情況下的延遲電路整體的延遲量(目標延遲設定范圍的r1的上限)、和在max條件下偏置設定值是2時延遲量調(diào)整電路27的延遲量最小的情況下的延遲電路整體的延遲量(目標延遲設定范圍的r2的下限)一致。進而，使在min條件下偏置設定值是2時延遲量調(diào)整電路27的延遲量最大的情況下的延遲電路整體的延遲量(目標延遲設定范圍的r2的上限)、和在max條件下偏置設定值是3時延遲量調(diào)整電路27的延遲量最小的情況下的延遲電路整體的延遲量(目標延遲設定范圍的r3的下限)一致。

如果更一般地上述內(nèi)容的話，則如下所述。設定在偏置調(diào)整電路26中設置了的串聯(lián)連接了的多個延遲元件de被劃分為從第1個至第m個這m個塊。在該情況下，在將1以上m以下的整數(shù)設為i時，選擇器電路59根據(jù)偏置設定值，輸出不通過m個塊中的任意一個、或者依次通過了m個塊中的從第1個至第i個這i個塊的選通信號dqs。此處，在將1以上m-1以下的整數(shù)設為j時，在從偏置調(diào)整電路26輸出通過了從第1個至第j個這j個塊的信號的情況下并且在min條件時在延遲電路整體中可設定的延遲量的最大值等于或者大于在從偏置調(diào)整電路26輸出通過了從第1個至第j+1個這j+1個塊的信號的情況下并且在max條件時在延遲電路整體中可設定的延遲量的最小值。在前者等于后者的情況是針對各偏置設定值的目標延遲設定范圍不重復地連續(xù)的情況。前者大于后者的情況是針對各偏置設定值的目標延遲設定范圍相互重復的情況。

通過這樣使與偏置設定值對應的目標延遲設定范圍r0～r3不相互重復，相比于實施方式1的情況，能夠擴大dqs延遲電路25a整體中的目標延遲的設定范圍。其他的實施方式2的效果與實施方式1的情況相同。例如，通過將在延遲量調(diào)整電路27中設置的單位延遲元件de的延遲量設定得比較小，能夠得到延遲誤差降低的效果。以下，參照圖17、圖18，進一步說明目標延遲的設定范圍。

圖17是用于說明確定在各延遲線中設置了的延遲元件的級數(shù)的步驟的圖。

參照圖17(a)，最初，繪出在偏置設定值是0的情況下的延遲特性(dqs延遲電路整體的延遲量與延遲代碼的關系)，確認目標延遲設定范圍r0。在min條件下延遲代碼為最大時，為目標延遲設定范圍r0的上限。

接下來，參照圖17(b)，確定圖14的塊51a的延遲量(延遲元件的個數(shù))，以使目標延遲設定范圍r0的上限值、和在偏置設定值＝1的情況下在max條件下延遲代碼最小時的延遲量一致。根據(jù)塊51a的延遲量(延遲元件的個數(shù))，確定圖17(b)的偏置追加量。通過這樣確定塊51a的延遲量，在偏置設定值＝0的情況下的目標延遲的設定范圍r0、和在偏置設定值＝1的情況下的目標延遲的設定范圍r1不重復，這些區(qū)域r0、r1的邊界一致。

接下來，參照圖17(c)，確定圖14的塊52a的延遲量(延遲元件的個數(shù))，以使目標延遲設定范圍r1的上限值、和在偏置設定值＝2的情況下在max條件下延遲代碼最小時的延遲量一致。根據(jù)塊52a的延遲量(延遲元件的個數(shù))，確定圖17(c)的偏置追加量。通過重復以上，能夠擴大dqs延遲電路整體中的目標延遲的設定范圍。

另外，相比于圖17(b)的偏置追加量，圖17(c)的偏置追加量變小。換言之，相比于圖14的塊51a的延遲量(延遲元件數(shù))，塊52a的延遲量(延遲元件數(shù))更小。如果更一般地敘述該關系，則如下所述。

設為在偏置調(diào)整電路26a中設置了的串聯(lián)連接了的多個延遲元件de被劃分為從第1個至第m個這m個塊。在該情況下，在將1以上m以下的整數(shù)設為i時，選擇器電路59根據(jù)偏置設定值，輸出不通過m個塊中的任意一個、或者依次通過了m個塊中的從第1個至第i個這i個塊的選通信號dqs。此處，在將1以上m-1以下的整數(shù)設為j時，第j個的塊中包含的延遲元件的個數(shù)大于第j+1個塊中包含的延遲元件的個數(shù)。

圖18是用于說明作為圖17的比較例，在各延遲線中設置了的延遲元件的級數(shù)不恰當?shù)那闆r的圖。圖18(a)與圖17(a)相同。在min條件下延遲代碼最大時，為目標延遲設定范圍r0的上限。

參照圖18(b)，如果相比于目標延遲設定范圍r0的上限值，在偏置設定值＝1的情況下的max條件下的延遲代碼最小時的延遲量(目標延遲設定范圍r1的下限值)變大，則在目標延遲設定范圍r0和目標延遲設定范圍r1中產(chǎn)生間隙。在該間隙的部分中，無法設定延遲量。如果與圖17(b)的情況比較，則在圖18(b)的情況下，將塊51a的延遲量(延遲元件的個數(shù))設定得更大。因此，偏置追加量變得過大，在區(qū)域r0、r1之間產(chǎn)生間隙。

同樣地，參照圖18(c)，如果相比于目標延遲設定范圍r1的上限值，在偏置設定值＝2的情況下的max條件下的延遲代碼最小時的延遲量(目標延遲設定范圍r2的下限值)更大，則在目標延遲設定范圍r1和目標延遲設定范圍r2中產(chǎn)生間隙。如果與圖17(c)的情況比較，則在圖18(c)的情況下，將塊52a的延遲量(延遲元件的個數(shù))設定得更大。因此，偏置追加量變得過大，在區(qū)域r1、r2之間產(chǎn)生間隙。

<實施方式3>

在實施方式3中的接口電路5中，作為動作模式，還具有測試模式。在測試模式中，使dqs延遲電路的延遲量小于正常模式的延遲量(90°)，能夠進行準備·余量測試。使用旁通·使能信號(bypass_en)，能夠切換正常模式和測試模式。以下，參照圖19、圖20具體說明。

圖19是示出在本發(fā)明的實施方式3的半導體裝置中設置了的dqs延遲電路25b的結(jié)構(gòu)的圖。在圖19的dqs延遲電路25b的偏置調(diào)整電路26b中，作為測試模式用，設置了一個或者多個旁通線路。與在正常模式時使用的延遲線的一部分并聯(lián)地設置各旁通線路。根據(jù)dqs延遲電路25b整體的特性，確定旁通線路的延遲量。

具體而言，在圖19的偏置調(diào)整電路26b的情況下，與在圖6中說明了的塊50～53的各個并聯(lián)地設置了旁通線路。各旁通線路僅包括1個延遲元件de，所以旁通線路的延遲量小于并聯(lián)連接了的對應的塊的延遲量。

偏置調(diào)整電路26b還包括選擇器電路54～57。選擇器電路54在旁通·使能信號43被激活而表示h電平(“1”)時，代替通過了塊50的信號而將通過了對應的旁通線路的信號輸出到選擇器電路59。同樣地，選擇器電路55在旁通·使能信號43被激活了時，代替通過了塊51的信號而將通過了對應的旁通線路的信號輸出到選擇器電路59。選擇器電路56在旁通·使能信號43被激活了時，代替通過了塊52的信號而將通過了對應的旁通線路的信號輸出到選擇器電路59。選擇器電路57在旁通·使能信號43被激活了時，代替通過了塊53的信號而將通過了對應的旁通線路的信號輸出到選擇器電路59。

圖19的dqs延遲電路25b還包括偏置·旁通控制電路30a，來代替圖6的偏置控制電路30。偏置·旁通控制電路30a根據(jù)存儲器控制器4的控制，輸出上述旁通·使能信號43和已經(jīng)說明了的偏置設定值14。

根據(jù)上述結(jié)構(gòu)，在偏置設定值＝0并且旁通·使能信號43被激活了的情況下，通過了與塊50并聯(lián)連接了的旁通線路的選通信號dqs被供給到后級的延遲量調(diào)整電路27。在偏置設定值＝1并且旁通·使能信號43被激活了的情況下，通過了與塊50以及塊51并聯(lián)連接了的旁通線路的選通信號dqs被供給到后級的延遲量調(diào)整電路27。同樣地，在偏置設定值＝2并且旁通·使能信號43被激活了的情況下，通過了與塊50、51以及塊52并聯(lián)連接了的旁通線路的選通信號dqs被供給到后級的延遲量調(diào)整電路27。在偏置設定值＝3并且旁通·使能信號43被激活了的情況下，通過了與塊50～52以及塊53并聯(lián)連接了的旁通線路的選通信號dqs被供給到后級的延遲量調(diào)整電路27。

圖20是示出在圖19的dqs延遲電路25b中，偏置值是0的情況下的延遲代碼與延遲電路整體的延遲量的關系的圖。

參照圖20，說明代替正常模式時的90度的延遲量tg90，而按照45度的延遲量tg45實施準備·余量測試的情況。在該情況下，預先設定了各旁通線路的延遲量，以使延遲量大致為45度。

如果旁通·使能信號激活，則表示dqs延遲電路25b的延遲量與延遲代碼41的關系的直線在保持維持了其傾斜度的狀態(tài)下向下方向偏移。由此，能夠生成在正常模式下即使將延遲代碼設定為最小值也不能生成的45度延遲的狀態(tài)，能夠?qū)崿F(xiàn)準備·余量測試。

應當認為，本次公開了的實施方式在所有方式都僅為例示，而不是起限定性的。本發(fā)明的范圍旨在由權利要求所表示而非由上述說明表示、并且旨在包括與權利要求均等的意義以及范圍內(nèi)的全部變更。