本發(fā)明涉及電子電路技術(shù)領(lǐng)域，特別是涉及一種電平轉(zhuǎn)換電路。

背景技術(shù)：

在眾多半導(dǎo)體集成電路中，電路信號不是十分的穩(wěn)定，當(dāng)收到干擾或者上一級電路錯(cuò)誤信號時(shí)，容易造成下一級電路誤動(dòng)作，這種情況在電平轉(zhuǎn)換電路中尤為明顯。電平轉(zhuǎn)換電路就是將低電平信號轉(zhuǎn)換到高電平信號，或者把高電平信號轉(zhuǎn)換到低電平信號，當(dāng)?shù)碗娖叫盘柕碾娫吹綦姇r(shí)，信號不能正常傳遞，導(dǎo)致高壓電源域的接收信號出現(xiàn)錯(cuò)誤，并可能產(chǎn)生大漏電的問題。

傳統(tǒng)的電平轉(zhuǎn)換電路存在上述問題，當(dāng)?shù)碗娖叫盘栯娫吹綦姇r(shí)，輸出不確定的電平值，即下級電路的輸入狀態(tài)既不是高電平也不是低電平，而是介于兩者之間的中間值，導(dǎo)致下級邏輯電路容易產(chǎn)生大電流，并損壞相關(guān)器件。

技術(shù)實(shí)現(xiàn)要素：

基于此，有必要針對傳統(tǒng)電平轉(zhuǎn)換電路出現(xiàn)瞬間斷電或掉電時(shí)造成輸出不穩(wěn)定的問題，提供一種可以保證輸出信號持續(xù)穩(wěn)定，使下級電路的輸入狀態(tài)穩(wěn)定的電平轉(zhuǎn)換電路。

一種電平轉(zhuǎn)換電路，包括依次連接的反相器、電平轉(zhuǎn)換器和鎖存模塊；

電平轉(zhuǎn)換器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管以及第二NMOS管；第一PMOS管的源極與外部電源連接，第一PMOS管的漏極與第三PMOS管的源極連接，第一PMOS管的柵極與第四PMOS管的漏極連接；第二PMOS管的源極與外部電源連接，第二PMOS管的柵極與第三PMOS管的漏極連接，第二PMOS管的漏極與第四PMOS管的源極連接；第三PMOS管的漏極與第一NMOS管的源極連接，第三PMOS管的柵極、第一NMOS管的柵極、第二NMOS管的柵極以及第四PMOS管的柵極與反相器連接，第二NMOS管的柵極的輸入信號以及第四PMOS管的柵極的輸入信號與反相器的輸入端信號相同，第三PMOS管的柵極的輸入信號以及第一NMOS管的柵極的輸入信號與反相器輸出端信號相同；第四PMOS管的漏極與第二NMOS管的源極連接，反相器的輸入端作為電平轉(zhuǎn)換電路的輸入端，第一NMOS管的源極作為電平轉(zhuǎn)換電路的輸出端；

鎖存模塊的控制端接收外部閾值信號，鎖存模塊的第一端接地，鎖存模塊的第二端分別與第一NMOS管的漏極、第二NMOS管的漏極、第三PMOS管的漏極以及第四PMOS管的漏極連接。

上述電平轉(zhuǎn)換電路，包括依次連接的反相器、電平轉(zhuǎn)換器和鎖存模塊，電平轉(zhuǎn)換器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管以及第二NMOS管，鎖存模塊的控制端接收外部閾值信號，鎖存模塊的第一端接地，鎖存模塊的第二端分別與第一NMOS管的漏極、第二NMOS管的漏極、第三PMOS管的漏極以及第四PMOS管的漏極連接，通過外部閾值信號開啟鎖存模塊，保證在電平轉(zhuǎn)換電路出現(xiàn)瞬間斷電或掉電時(shí)，電平轉(zhuǎn)換電路的輸出端的電壓仍然穩(wěn)定。

附圖說明

圖1為一種電平轉(zhuǎn)換電路的電平轉(zhuǎn)換模塊的電路原理圖；

圖2為一個(gè)實(shí)施例中電平轉(zhuǎn)換電路的電路結(jié)構(gòu)圖；

圖3為一個(gè)實(shí)施例中電平轉(zhuǎn)換電路的電路原理圖；

圖4為一個(gè)實(shí)施例中圖3中電平轉(zhuǎn)換電路中各節(jié)點(diǎn)的電位示意圖。

具體實(shí)施方式

一種電平轉(zhuǎn)換電路的電平轉(zhuǎn)換模塊如圖1所示，該電平轉(zhuǎn)換電路包括4個(gè)PMOS管(MP1、MP2、MP3以及MP4)、2個(gè)NMOS管(MN1和MN2)、2個(gè)反相器(VD1和VD2)、1個(gè)輸入電壓端口Vin以及1個(gè)輸出電壓端口Vout。

當(dāng)輸入電壓端口Vin的輸入電壓為邏輯低電平0時(shí)，比如接地，經(jīng)反相器VD1輸出邏輯高電平1至第一NMOS管MN1的柵極，使得第一NMOS管MN1導(dǎo)通，在MN1下拉作用下使得輸出電壓端口Vout的輸出電壓為0V。

當(dāng)輸入電壓端口Vin的輸入電壓為邏輯高電平1時(shí)，比如電壓V11，經(jīng)反相器VD1后輸出邏輯低電平至第一NMOS管MN1的柵極和第三PMOS管MP3的柵極，使得第一NMOS管MN1截止，第三PMOS管MP3的柵極為邏輯低電平，使得第三PMOS管MP3導(dǎo)通，經(jīng)反相器VD2后輸出邏輯高電平至第二NMOS管MN2的柵極和第四PMOS管MP4的柵極，第二NMOS管MN2導(dǎo)通，第四PMOS管MP4截止，第一PMOS管MP1的柵極與第二NMOS管MN2的源極連接，即MP1的柵極為邏輯低電平，使得第一PMOS管MP1導(dǎo)通，在第一PMOS管MP1以及第三PMOS管MP3上拉作用下，電平轉(zhuǎn)換電路輸出電壓端口Vout的輸出電壓為電壓V22，實(shí)現(xiàn)了由電壓V11到電壓V22的轉(zhuǎn)換。

該電平轉(zhuǎn)換電路在第一電壓突然掉電時(shí)，第一電壓為0，反相器停止工作，使得MN1以及MN2上的柵極電壓均為0，從而導(dǎo)致MP1和MP2的柵極電壓處于不穩(wěn)定狀態(tài)，在這種情況下，該電平轉(zhuǎn)換電路輸出電壓端口的輸出電壓可能為邏輯低電平0、邏輯高電平1或中間態(tài)，從而影響到后級電路的穩(wěn)定狀態(tài)。

在一個(gè)實(shí)施例中，如圖2所示，一種電平轉(zhuǎn)換電路，包括依次連接的反相器、電平轉(zhuǎn)換器和鎖存模塊；

電平轉(zhuǎn)換器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管以及第二NMOS管；第一PMOS管的源極與外部電源連接，第一PMOS管的漏極與第三PMOS管的源極連接，第一PMOS管的柵極與第四PMOS管的漏極連接；第二PMOS管的源極與外部電源連接，第二PMOS管的柵極與第三PMOS管的漏極連接，第二PMOS管的漏極與第四PMOS管的源極連接；第三PMOS管的漏極與第一NMOS管的源極連接，第三PMOS管的柵極、所述第一NMOS管的柵極、第二NMOS管的柵極以及第四PMOS管的柵極與反相器連接，第二NMOS管的柵極的輸入信號以及第四PMOS管的柵極的輸入信號與反相器的輸入端信號相同，第三PMOS管的柵極的輸入信號以及第一NMOS管的柵極的輸入信號與反相器輸出端信號相同；第四PMOS管的漏極與第二NMOS管的源極連接，反相器的輸入端作為電平轉(zhuǎn)換電路的輸入端，第一NMOS管的源極作為電平轉(zhuǎn)換電路的輸出端；

鎖存模塊的控制端接收外部閾值信號，鎖存模塊的第一端接地，鎖存模塊的第二端分別與第一NMOS管的漏極、第二NMOS管的漏極、第三PMOS管的漏極以及第四PMOS管的漏極連接。

上述電平轉(zhuǎn)換電路，包括依次連接的反相器、電平轉(zhuǎn)換器和鎖存模塊，電平轉(zhuǎn)換器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管以及第二NMOS管，鎖存模塊的控制端接收外部閾值信號，鎖存模塊的第一端接地，鎖存模塊的第二端分別與第一NMOS管的漏極、第二NMOS管的漏極、第三PMOS管的漏極以及第四PMOS管的漏極連接，通過外部閾值信號開啟鎖存模塊，保證在電平轉(zhuǎn)換電路出現(xiàn)瞬間斷電或掉電時(shí)，電平轉(zhuǎn)換電路輸出端的輸出電壓仍然穩(wěn)定。

在一個(gè)實(shí)施例中，電平轉(zhuǎn)換電路的鎖存模塊包括第三NMOS管、第四NMOS管以及第五NMOS管；

第三NMOS管的源極與第三PMOS管的漏極連接，第三NMOS管的柵極與第四PMOS管的漏極連接，第三NMOS管的漏極接地；第四NMOS管的源極與第四PMOS管的漏極連接，第四NMOS管的柵極與第三PMOS管的漏極連接，第四NMOS管的漏極接地；第五NMOS管的源極分別與第一NMOS管的漏極以及第二NMOS管的漏極連接，第五NMOS管的漏極接地，第五NMOS管的柵極接收外部閾值信號。

該電平轉(zhuǎn)換電路包括依次連接的反相器、電平轉(zhuǎn)換器和鎖存模塊，電平轉(zhuǎn)換器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管以及第二NMOS管，鎖存模塊包括第三NMOS管、第四NMOS管以及第五NMOS管，第三NMOS管的源極與第三PMOS管的漏極連接，第三NMOS管的柵極與第四PMOS管的漏極連接，第三NMOS管的漏極接地；第四NMOS管的源極與第四PMOS管的漏極連接，第四NMOS管的柵極與第三PMOS管的漏極連接，第四NMOS管的漏極接地；第五NMOS管的源極分別與第一NMOS管的漏極以及第二NMOS管的漏極連接，第五NMOS管的漏極與地連接，第五NMOS管的柵極接收外部閾值信號，通過閾值信號開啟鎖存模塊，保證在電平轉(zhuǎn)換電路出現(xiàn)瞬間斷電或掉電時(shí)，電平轉(zhuǎn)換電路輸出端的輸出電壓仍然穩(wěn)定。

在一個(gè)實(shí)施例中，電平轉(zhuǎn)換電路的第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管為同一型號的PMOS管，第一NMOS管和第二NMOS管為同一型號的NMOS管，電平轉(zhuǎn)換電路鎖存模塊的第三NMOS管、第四NMOS管和第五NMOS管為同一型號的NMOS管，這樣方便電平轉(zhuǎn)換電路的生產(chǎn)。

在一個(gè)實(shí)施例中，如圖2所示，電平轉(zhuǎn)換電路的反相器包括第一CMOS反相器，第二NMOS管的柵極以及第四PMOS管的柵極與第一CMOS反相器的輸入端連接，第三PMOS管的柵極以及第一NMOS管的柵極與第一CMOS反相器輸出端連接。在另一個(gè)實(shí)施例中，如圖3所示，電平轉(zhuǎn)換電路的反相器還包括與第一CMOS反相器連接的第二CMOS反相器，第一CMOS反相器的輸入端作為反相器的輸入端，第二CMOS反相器的輸出端作為反相器的輸出端，第三PMOS管的柵極以及第一NMOS管的柵極與第一CMOS反相器的輸出端連接，第二NMOS管的柵極以及第四PMOS管的柵極與第二CMOS反相器的輸出端連接。具體的，每一CMOS反相器包括第五PMOS管和第六NMOS管，第五PMOS管源極與外部電源連接，第五PMOS管的柵極與第六NMOS管的柵極連接，并作為反相器的輸入端，第五PMOS管的漏極與第六NMOS管的漏極連接，并作為反相器的輸出端，第六NMOS管的源極接地。CMOS反相器由一個(gè)PMOS管和一個(gè)NMOS管串聯(lián)，PMOS管作為負(fù)載管，NMOS管作為輸入管，這種配置可以大幅降低功耗，因?yàn)樵趦煞N邏輯狀態(tài)中，兩個(gè)晶體管中的一個(gè)總是截止的，處理速率也能得到很好的提高，因?yàn)榕cNMOS型和PMOS型反相器相比，CMOS反相器的電阻相對較低。

在一個(gè)實(shí)施例中，電平轉(zhuǎn)換電路的外部電源輸出第一電壓，反相器的輸入端接收外部電壓，外部電壓的輸入范圍為0至第二電壓，第一電壓大于第二電壓，可實(shí)現(xiàn)電平轉(zhuǎn)換電路輸入端的輸入電壓為第二電壓，電平轉(zhuǎn)換電路輸出端的輸出電壓為第一電壓。電平轉(zhuǎn)換電路包括緩沖單元，電平轉(zhuǎn)換電路的輸入端通過緩沖單元與電平轉(zhuǎn)換電路連接，緩沖單元包括兩個(gè)依次連接的緩沖反相器，緩沖單元增強(qiáng)了對電平轉(zhuǎn)換器的驅(qū)動(dòng)能力，并且對輸入端的輸入信號進(jìn)行整形，可有效提高輸入信號的穩(wěn)定性，避免不穩(wěn)定的輸入信號對電平轉(zhuǎn)換電路的影響。

以圖3所示的帶鎖存的電平轉(zhuǎn)換電路為例對該電平轉(zhuǎn)換電路的工作原理說明如下，該電平轉(zhuǎn)換電路的電路結(jié)構(gòu)包括：(1)第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4；(2)第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5；(3)第一反相器VD1、第二反相器VD2；(4)輸入電壓端口Vin、輸出電壓端口Vout、閾值端口Vlatch。

其中，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第一反相器VD1、第二反相器VD2、輸入電壓端口Vin、輸出電壓端口Vout，與圖1中電平轉(zhuǎn)換電路的電平轉(zhuǎn)換模塊的電路結(jié)構(gòu)連接一致。

第三NMOS管MN3的源極與第三PMOS管MP3的漏極連接，第三NMOS管MN3的柵極與第四PMOS管MP4的漏極連接，第三NMOS管MN3的漏極接地；第四NMOS管MN4的源極與第四PMOS管MP4的漏極連接，第四NMOS管MN4的柵極與第三PMOS管MP3的漏極連接、第四NMOS管MN4的漏極接地；第五NMOS管MN5的源極與第一NMOS管MN1的漏極連接，第五NMOS管MN5的漏極接地，第五NMOS管MN5的柵極與閾值端口Vlatch連接。

該電平轉(zhuǎn)換電路的鎖存過程如下所示：

閾值端口Vlatch的輸入信號為邏輯高電平1時(shí)，MN5導(dǎo)通，節(jié)點(diǎn)e被拉低為低電平0，電平轉(zhuǎn)換電路為非鎖存狀態(tài)。此時(shí)當(dāng)輸入電壓端口Vin的輸入電壓為邏輯低電平0時(shí)，經(jīng)過第一反相器VD1后的節(jié)點(diǎn)a為邏輯高電平1，第一NMOS管MN1的柵極和第三PMOS管MP3的柵極為邏輯高電平，第一NMOS管MN1導(dǎo)通，第三PMOS管MP3截止，節(jié)點(diǎn)c被拉低為邏輯低電平0，第四NMOS管MN4的柵極為邏輯低電平，使得第四NMOS管MN4截止；經(jīng)過第二反相器VD2后的節(jié)點(diǎn)b為邏輯低電平0，第二NMOS管MN2不導(dǎo)通，第四PMOS管MP4導(dǎo)通，節(jié)點(diǎn)d為邏輯高電平1；由于節(jié)點(diǎn)d為邏輯高電平1，第三NMOS管MN3的柵極為邏輯高電平，使得第三NMOS管MN3導(dǎo)通，接地，節(jié)點(diǎn)c為邏輯低電平0，此時(shí)輸出電壓端口Vout的輸出電壓為邏輯低電平0。

將閾值端口Vlatch的輸入信號改為邏輯低電平0，第五NMOS管MN5截止，節(jié)點(diǎn)e為高電平1，電平轉(zhuǎn)換電路進(jìn)入鎖存狀態(tài)；當(dāng)輸入電壓端口發(fā)生信號故障時(shí)，致使原本是邏輯低電平0的節(jié)點(diǎn)b，轉(zhuǎn)變?yōu)檫壿嫺唠娖?，因?yàn)楣?jié)點(diǎn)e為邏輯高電平1，所以節(jié)點(diǎn)d依然是邏輯高電平1，節(jié)點(diǎn)c被拉低為邏輯低電平0，輸出電壓端口Vout的輸出電壓仍為邏輯低電平0。

當(dāng)輸入電壓端口Vin的輸入信號為邏輯低電平0時(shí)，電平轉(zhuǎn)換電路在鎖存前和鎖存后的各電路節(jié)點(diǎn)的電位情況如圖4所示，鎖存前：圖3中節(jié)點(diǎn)a為邏輯高電平1，節(jié)點(diǎn)b為邏輯低電平0，節(jié)點(diǎn)c為邏輯電平0，節(jié)點(diǎn)d為邏輯高電平1，節(jié)點(diǎn)e為邏輯低電平0；鎖存后，圖3中節(jié)點(diǎn)a為邏輯高電平1，節(jié)點(diǎn)b為邏輯高電平1，節(jié)點(diǎn)c為邏輯電平0，節(jié)點(diǎn)d為邏輯高電平1，節(jié)點(diǎn)e為邏輯高電平1。

同理，當(dāng)輸入電壓端口Vin的輸入信號為邏輯高電平1時(shí)，同樣適用于上述分析。

閾值端口Vlatch的輸入信號為邏輯高電平1時(shí)，MN5導(dǎo)通，節(jié)點(diǎn)e被拉低為低電平0，電平轉(zhuǎn)換電路為非鎖存狀態(tài)。此時(shí)當(dāng)輸入電壓端口Vin的輸入電壓為邏輯高電平1時(shí)，經(jīng)過第一反相器VD1后的節(jié)點(diǎn)a為邏輯低電平0，第一NMOS管MN1的柵極和第三PMOS管MP3的柵極為邏輯低電平，第一NMOS管MN1截止，第三PMOS管MP3導(dǎo)通；經(jīng)過第二反相器VD2后的節(jié)點(diǎn)b為邏輯高電平1，第二NMOS管MN2導(dǎo)通，第四PMOS管MP4截止，節(jié)點(diǎn)d為邏輯低電平0；由于節(jié)點(diǎn)d為邏輯低電平0，第三NMOS管MN3的柵極為邏輯低電平，使得第三NMOS管MN3截止，第一PMOS管MP1導(dǎo)通，節(jié)點(diǎn)c為邏輯高電平1，此時(shí)輸出電壓端口Vout的輸出電壓為邏輯高電平1。

將閾值端口Vlatch的輸入信號改為邏輯低電平0，第五NMOS管MN5截止，節(jié)點(diǎn)e為高電平1，電平轉(zhuǎn)換電路進(jìn)入鎖存狀態(tài)；當(dāng)輸入電壓端口發(fā)生信號故障時(shí)，致使原本是邏輯低電平0的節(jié)點(diǎn)a，轉(zhuǎn)變?yōu)檫壿嫺唠娖?，第三PMOS管MP3截止，第一NMOS管MN1導(dǎo)通，因?yàn)楣?jié)點(diǎn)e為邏輯高電平1，所以節(jié)點(diǎn)c為邏輯高電平1，輸出電壓端口Vout的輸出電壓仍為邏輯高電平1。

基于上述電路結(jié)構(gòu)，當(dāng)輸入電壓端口Vin的輸入電壓持續(xù)為某一電平時(shí)，通過閾值端口Vlatch的輸入信號控制鎖存模塊的開啟，當(dāng)啟動(dòng)鎖存功能模塊后，可有效地保證輸出電壓持續(xù)穩(wěn)定，使下一級電路的輸入信號保持持續(xù)穩(wěn)定，避免外界干擾的影響，比如Vin變動(dòng)劇烈、反相器損壞、信號臨時(shí)中斷等。

以上所述實(shí)施例的各技術(shù)特征可以進(jìn)行任意的組合，為使描述簡潔，未對上述實(shí)施例中的各個(gè)技術(shù)特征所有可能的組合都進(jìn)行描述，然而，只要這些技術(shù)特征的組合不存在矛盾，都應(yīng)當(dāng)認(rèn)為是本說明書記載的范圍。

以上所述實(shí)施例僅表達(dá)了本發(fā)明的幾種實(shí)施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對發(fā)明專利范圍的限制。應(yīng)當(dāng)指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本發(fā)明的保護(hù)范圍。因此，本發(fā)明專利的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。