本實(shí)用新型涉及電子技術(shù)領(lǐng)域，尤其涉及一種多路DDS信號(hào)發(fā)生器。

背景技術(shù)：

直接數(shù)字式頻率合成器(Direct Digital Synthesizer，DDS)是一種全數(shù)字技術(shù)，它從相位概念出發(fā)直接合成所需頻率。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、低相位噪聲、頻率分辨率高和頻率轉(zhuǎn)換時(shí)間短、易于集成、調(diào)整等優(yōu)點(diǎn)，廣泛應(yīng)用在電子儀器、通信、雷達(dá)、對(duì)子對(duì)抗、測(cè)試等領(lǐng)域，是實(shí)現(xiàn)設(shè)備全數(shù)字化的關(guān)鍵技術(shù)之一。

現(xiàn)場(chǎng)可編程門陣列(Field－Programmable Gate Array，F(xiàn)PGA)具有高速、高集成度和現(xiàn)場(chǎng)可編程等諸多優(yōu)點(diǎn)，廣泛應(yīng)用在不同的領(lǐng)域，如數(shù)字電路設(shè)計(jì)、微處理器系統(tǒng)、數(shù)字信號(hào)處理等，可以基于FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器。

DDS信號(hào)發(fā)生器的結(jié)構(gòu)如圖1所示，包括頻率命令字單元、相位累加器、ROM存儲(chǔ)器、幅度控制單元、數(shù)模轉(zhuǎn)換器(DAC)、低通濾波器(LPF)等。

在實(shí)際應(yīng)用中，根據(jù)實(shí)際的需求往往同時(shí)需要多路DDS信號(hào)發(fā)生器。

目前，基于FPGA實(shí)現(xiàn)多路DDS信號(hào)發(fā)生器，需要分別為每一路DDS信號(hào)發(fā)生器配置獨(dú)立的資源，即重復(fù)配置多路DDS信號(hào)發(fā)生器，該方法的優(yōu)點(diǎn)為結(jié)構(gòu)簡(jiǎn)單，但是，隨著所需的信號(hào)源路數(shù)的增多，導(dǎo)致所需的資源越來(lái)越多，占用的面積越來(lái)越大，占用過(guò)多的FPGA資源。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型實(shí)施例提供一種多路DDS信號(hào)發(fā)生器，用以減少多路DDS信號(hào)發(fā)生器占用的資源。

本實(shí)用新型實(shí)施例提供的具體技術(shù)方案如下：

本實(shí)用新型實(shí)施例提供了一種多路直接數(shù)字式頻率合成器DDS信號(hào)發(fā)生器，包括頻率命令字生成模塊、N路相位累加器、M個(gè)波形存儲(chǔ)模塊、選擇模塊、N路幅度調(diào)節(jié)模塊、N路數(shù)模轉(zhuǎn)換器、N路低通濾波器以及時(shí)鐘模塊；

所述頻率命令字生成模塊分別與N路所述相位累加器連接，每路所述相位累加器分別與所述M個(gè)波形存儲(chǔ)模塊相連接，所述M個(gè)波形存儲(chǔ)模塊與所述選擇模塊的M個(gè)輸入端一一對(duì)應(yīng)連接，所述選擇模塊的N個(gè)輸出端與所述N路幅度調(diào)節(jié)模塊一一對(duì)應(yīng)連接，所述選擇模塊的輸出控制端控制所述選擇模塊從所述N個(gè)輸出端中選擇處于選通狀態(tài)的所述相位累加器對(duì)應(yīng)的輸出端，所述N路幅度調(diào)節(jié)模塊與所述N路數(shù)模轉(zhuǎn)換器一一對(duì)應(yīng)連接，所述N路數(shù)模轉(zhuǎn)換器與所述N路低通濾波器一一對(duì)應(yīng)連接；

所述時(shí)鐘模塊的第一輸出端分別連接所述頻率命令字生成模塊以及所述波形存儲(chǔ)模塊的時(shí)鐘輸入端，所述時(shí)鐘模塊的第二輸出端分別連接所述N路相位累加器的時(shí)鐘輸入端，所述時(shí)鐘模塊的第一輸出端輸出的時(shí)鐘信號(hào)的頻率，等于所述時(shí)鐘模塊的第二輸出端輸出的時(shí)鐘信號(hào)的頻率的N倍。

基于上述技術(shù)方案，本實(shí)用新型實(shí)施例中，通過(guò)多路DDS信號(hào)發(fā)生器中設(shè)置一組M個(gè)波形存儲(chǔ)模塊，由N路相位累加器共享該M個(gè)波形存儲(chǔ)模塊，從而避免了針對(duì)每路相位累加器分別設(shè)置M個(gè)波形存儲(chǔ)模塊，很大程度上減少了多路DDS信號(hào)發(fā)生器所占用的系統(tǒng)資源。

附圖說(shuō)明

圖1為現(xiàn)有的DDS信號(hào)發(fā)生器的結(jié)構(gòu)示意圖；

圖2為本實(shí)用新型實(shí)施例中N路DDS信號(hào)發(fā)生器的結(jié)構(gòu)示意圖；

圖3為本實(shí)用新型實(shí)施例中時(shí)鐘模塊的結(jié)構(gòu)示意圖；

圖4為本實(shí)用新型實(shí)施例中相位累加器的結(jié)構(gòu)示意圖；

圖5為本實(shí)用新型實(shí)施例中生成多路DDS信號(hào)的過(guò)程示意圖。

具體實(shí)施方式

為了使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步地詳細(xì)描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例?；诒緦?shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。

本實(shí)用新型實(shí)施例所提供的多路DDS信號(hào)發(fā)生器，通過(guò)每路DDS信號(hào)發(fā)生器共享同一個(gè)波形存儲(chǔ)模塊的方式，避免分別針對(duì)每路DDS信號(hào)發(fā)生器分別設(shè)計(jì)波形存儲(chǔ)模塊所導(dǎo)致的資源浪費(fèi)，減少了多路DDS信號(hào)發(fā)生器占用的資源。

實(shí)際應(yīng)用中，該多路DDS信號(hào)發(fā)生器可以是基于可編程邏輯器件實(shí)現(xiàn)，例如基于現(xiàn)場(chǎng)可編程門陣列(Field－Programmable Gate Array，F(xiàn)PGA)實(shí)現(xiàn)。

下面結(jié)合說(shuō)明書(shū)附圖對(duì)本實(shí)用新型實(shí)施例作進(jìn)一步詳細(xì)描述。應(yīng)當(dāng)理解，此處所描述的實(shí)施例僅用于說(shuō)明和解釋本實(shí)用新型，并不用于限定本實(shí)用新型。

本實(shí)用新型實(shí)施例中，以N路DDS信號(hào)發(fā)生器為例進(jìn)行說(shuō)明，其中，N為大于1的正整數(shù)。

N路DDS信號(hào)發(fā)生器的結(jié)構(gòu)如圖2所示，包括頻率命令字生成模塊201、N路相位累加器202、M個(gè)波形存儲(chǔ)模塊203、選擇模塊204、N路幅度調(diào)節(jié)模塊205、N路數(shù)模轉(zhuǎn)換器206、N路低通濾波器207以及時(shí)鐘模塊208。

其中，頻率命令字生成模塊201分別與N路相位累加器202連接，每路所述相位累加器202分別與所述M個(gè)波形存儲(chǔ)模塊203相連接，所述M個(gè)波形存儲(chǔ)模塊203與所述選擇模塊204的M個(gè)輸入端一一對(duì)應(yīng)連接，所述選擇模塊204的N個(gè)輸出端與所述N路幅度調(diào)節(jié)模塊205一一對(duì)應(yīng)連接，所述選擇模塊204的輸出控制端控制所述選擇模塊204從所述N個(gè)輸出端中選擇處于選通狀態(tài)的所述相位累加器202對(duì)應(yīng)的輸出端，所述N路幅度調(diào)節(jié)模塊205與所述N路數(shù)模轉(zhuǎn)換器206一一對(duì)應(yīng)連接，所述N路數(shù)模轉(zhuǎn)換器206與所述N路低通濾波器207一一對(duì)應(yīng)連接。

其中，DDS信號(hào)發(fā)生器的基本工作原理為：基于奈奎斯特采樣定理對(duì)某一波形的模擬信號(hào)進(jìn)行采樣量化后，將得到的波形信息保存至波形存儲(chǔ)器，通過(guò)查表的方式從波形存儲(chǔ)器中讀取該波形信息并輸出波形信息，經(jīng)過(guò)數(shù)模轉(zhuǎn)換和低通濾波后，將波形信息恢復(fù)為模擬信號(hào)。

其中，M為大于或等于1的正整數(shù)，M可以等于N，也可以不等于N。M的取值是根據(jù)信號(hào)可能存在的波形的種類的確定。例如，假設(shè)信號(hào)可能存在的波形為正弦波、方波、三角波以及鋸齒波，則M等于4。

其中，頻率命令字生成模塊接收上層發(fā)送的波形信號(hào)命令，解析該波形信號(hào)命令，獲得需要產(chǎn)生的每路信號(hào)的波形對(duì)應(yīng)的頻率命令字。頻率命令字用于控制產(chǎn)生不同頻率的信號(hào)，主要表現(xiàn)在讀取波形存儲(chǔ)模塊的時(shí)鐘頻率不同。如果要求產(chǎn)生的波形頻率高，則讀取波形存儲(chǔ)模塊的時(shí)鐘頻率高。根據(jù)頻率控制字產(chǎn)生需要的波形存儲(chǔ)模塊的讀取時(shí)鐘，則可達(dá)到控制信號(hào)的頻率的目的。

其中，一路信號(hào)對(duì)應(yīng)一路相位累加器，相位累加器實(shí)現(xiàn)相位和頻率的對(duì)應(yīng)關(guān)系轉(zhuǎn)換。

其中，一個(gè)波形存儲(chǔ)模塊存儲(chǔ)一種波形數(shù)字化和量化后的波形信息，不同的波形存儲(chǔ)模塊所對(duì)應(yīng)的波形不同。

其中，幅度調(diào)節(jié)模塊對(duì)波形存儲(chǔ)模塊所提供的波形信息進(jìn)行幅度調(diào)節(jié)，以產(chǎn)生具有一定幅度的波形值。

其中，數(shù)模轉(zhuǎn)換器完成數(shù)字到模擬信號(hào)的轉(zhuǎn)換，根據(jù)幅度調(diào)節(jié)后的波形信息生成模擬波形。

其中，低通濾波器對(duì)數(shù)模轉(zhuǎn)換后生成的模擬波形進(jìn)行濾波。

其中，時(shí)鐘模塊208的第一輸出端分別連接所述頻率命令字生成模塊201以及所述波形存儲(chǔ)模塊203的時(shí)鐘輸入端，所述時(shí)鐘模塊208的第二輸出端分別連接所述N路相位累加器202的時(shí)鐘輸入端，所述時(shí)鐘模塊208的第一輸出端輸出的時(shí)鐘信號(hào)的頻率，等于所述時(shí)鐘模塊208的第二輸出端輸出的時(shí)鐘信號(hào)的頻率的N倍。

具體實(shí)施中，時(shí)鐘模塊第一輸出端輸出的時(shí)鐘信號(hào)到來(lái)時(shí)，相位累加器將頻率控制字與相位寄存器的輸出累加，同時(shí)采用相位寄存器輸出序列去尋址波形存儲(chǔ)模塊，得到離散的歸一化的波形數(shù)據(jù)，采用幅度調(diào)節(jié)模塊對(duì)將該離散的波形數(shù)據(jù)進(jìn)行幅度調(diào)節(jié)后經(jīng)過(guò)低通濾波器進(jìn)行濾波后，形成平滑的待輸出波形。

具體實(shí)施中，時(shí)鐘模塊第二輸出端輸出的時(shí)鐘信號(hào)分別連接至每個(gè)相位累加器的時(shí)鐘輸入端，在時(shí)鐘模塊第二輸出端輸出的時(shí)鐘信號(hào)帶來(lái)時(shí)，僅有一個(gè)相位累加器處于選通狀態(tài)，在該選通狀態(tài)內(nèi)相位累加器尋址M個(gè)波形存儲(chǔ)模塊獲得波形信息，并將波形信息通過(guò)選擇模塊輸出到該相位累加器對(duì)應(yīng)的幅度調(diào)節(jié)單元進(jìn)行幅度調(diào)節(jié)后，經(jīng)過(guò)數(shù)模轉(zhuǎn)換器和低通濾波器處理后得到平滑的待輸出波形。多路相位累加器在時(shí)鐘模塊第二輸出端輸出的時(shí)鐘信號(hào)的控制下依次處于選通狀態(tài)，從而得到多路信號(hào)。

在每路DDS信號(hào)不共享波形存儲(chǔ)模塊的情況下，實(shí)際需要輸出的波形的種類決定每路DDS信號(hào)輸出需要的波形存儲(chǔ)模塊的個(gè)數(shù)M，如果為N路DDS信號(hào)源，則需要N×M個(gè)波形存儲(chǔ)模塊，這無(wú)疑占據(jù)了大量的FPGA存儲(chǔ)資源。本實(shí)用新型實(shí)施例中，在時(shí)鐘模塊的控制下N路DDS對(duì)應(yīng)的N個(gè)相位累加器以流水線的方式共享M個(gè)波形存儲(chǔ)模塊，可在很大程度上節(jié)約FPGA的系統(tǒng)資源。在同一時(shí)刻僅有一路DDS信號(hào)的相位累加器處于選通狀態(tài)，在當(dāng)前處于選通狀態(tài)的相位累加器查找M個(gè)波形存儲(chǔ)模塊結(jié)束后，M個(gè)波形存儲(chǔ)模塊處于空閑狀態(tài)，此時(shí)時(shí)鐘信號(hào)達(dá)到下一個(gè)周期，在該周期內(nèi)僅將下一路DDS信號(hào)的相位累加器處于選通狀態(tài)。依此類推，N路DDS信號(hào)的相位累加器輪流處于選通狀態(tài)。

一個(gè)具體實(shí)施方式中，選擇模塊采用N選1數(shù)據(jù)選擇器實(shí)現(xiàn)，所述數(shù)據(jù)選擇器具有輸出控制端、M個(gè)輸入端和N個(gè)輸出端；所述數(shù)據(jù)選擇器的輸出控制端通過(guò)地址產(chǎn)生模塊與所述時(shí)鐘模塊的第二輸出端連接。

具體地，地址產(chǎn)生模塊采用計(jì)數(shù)器實(shí)現(xiàn)。該計(jì)數(shù)器計(jì)數(shù)的最大值為N，即在計(jì)數(shù)器在時(shí)鐘模塊第二輸出端所輸出的時(shí)鐘信號(hào)的控制下進(jìn)行計(jì)數(shù)，計(jì)數(shù)所得值為對(duì)N取模所得的結(jié)果。實(shí)施中，地址產(chǎn)生模塊輸出的結(jié)果用于控制選擇模塊選擇輸出端，以使得選擇的輸出端所對(duì)應(yīng)的幅度調(diào)節(jié)模塊與當(dāng)前處于選通狀態(tài)的相位累加器相對(duì)應(yīng)。

一個(gè)具體實(shí)施方式中，如圖3所示，所述時(shí)鐘模塊由系統(tǒng)時(shí)鐘晶振和倍頻元件實(shí)現(xiàn)，所述系統(tǒng)時(shí)鐘晶振的輸出端為所述第一輸出端，所時(shí)鐘晶振的輸出端與所述倍頻元件的輸入端相連接，所述倍頻元件的輸出端為所述第二輸出端，所述倍頻元件對(duì)所述時(shí)鐘晶振輸出的時(shí)鐘信號(hào)的周期擴(kuò)大N倍。

一個(gè)具體實(shí)施方式中，如圖4所示，所述相位累加器由32位的加法器和32位的寄存器組成，所述加法器的輸出端連接所述寄存器，所述寄存器的輸出端連接至所述加法器的一個(gè)輸入端，所述加法器的另一個(gè)輸入端連接所述頻率命令字生成模塊。

本實(shí)用新型實(shí)施例中，基于本實(shí)用新型實(shí)施例所提供的多路DDS信號(hào)發(fā)生器，生成多路DDS信號(hào)的過(guò)程如圖5所示，具體如下：

步驟501：所述頻率命令字模塊分別為每路所述相位累加器生成頻率控制字，并將所述頻率控制字輸入到相應(yīng)的所述相位累加器；

步驟502：在所述時(shí)鐘模塊的控制下，所述N個(gè)相位累加器依次處于選通狀態(tài)，任意一個(gè)所述相位累加器在處于選通狀態(tài)的時(shí)長(zhǎng)內(nèi)，執(zhí)行以下過(guò)程：

步驟5021：處于選通狀態(tài)的所述相位累加器根據(jù)輸入的頻率控制字從所述M個(gè)波形存儲(chǔ)模塊中選擇所述波形存儲(chǔ)模塊；

步驟5022：選擇的所述波形存儲(chǔ)模塊輸出存儲(chǔ)的波形數(shù)據(jù)至所述選擇模塊的輸入端；

步驟5023：所述選擇模塊選擇處于選通狀態(tài)的所述相位累加器對(duì)應(yīng)的輸出端，通過(guò)選擇的所述輸出端將波形數(shù)據(jù)發(fā)送給對(duì)應(yīng)的所述幅度調(diào)節(jié)模塊；

步驟5024：所述幅度調(diào)節(jié)模塊對(duì)所述波形數(shù)據(jù)進(jìn)行幅度調(diào)節(jié)后發(fā)送給對(duì)應(yīng)的所述數(shù)模轉(zhuǎn)換器；

步驟5025：所述數(shù)模轉(zhuǎn)換器對(duì)幅度調(diào)節(jié)后的波形數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換后發(fā)送給對(duì)應(yīng)的低通濾波器進(jìn)行濾波。

以下通過(guò)一個(gè)具體實(shí)施例對(duì)多路DDS信號(hào)發(fā)生器進(jìn)行舉例說(shuō)明。

該具體實(shí)施例中，假設(shè)實(shí)際需要同時(shí)輸出20路信號(hào)，輸出波形的種類包括正弦波、方波、三角波以及鋸齒波，即有4個(gè)波形ROM，每個(gè)波形ROM對(duì)應(yīng)一種波形。

相位累加器由32位的加法器和32位的寄存器組成，加法器完成計(jì)算后將輸入的頻率控制字做累加處理后，將處理結(jié)果暫時(shí)存儲(chǔ)在寄存器中，在下一次累加運(yùn)算時(shí)將寄存器中存儲(chǔ)的處理結(jié)果反饋到加法器的另一個(gè)輸入端，從而產(chǎn)生波形ROM的尋址地址，如此循環(huán)往復(fù)直至累加器發(fā)生溢出，從而形成一個(gè)周期的波形輸出，為了達(dá)到一定的頻率精度，累加器的位數(shù)為32位。

波形ROM為保存波形信息化的存儲(chǔ)器，也就是存儲(chǔ)抽樣值序列，而波形ROM的尋址地址是相位累加器輸出的高位截?cái)鄶?shù)據(jù)。

該多路DDS信號(hào)發(fā)生器包括4個(gè)波形ROM，4個(gè)波形ROM中存儲(chǔ)四種波形的歸一化數(shù)字抽樣值。20路相位累加器以流水線的方式共享這4個(gè)波形ROM，很大程度上節(jié)約了FPGA的系統(tǒng)資源。

在時(shí)鐘信號(hào)的控制下，同一時(shí)刻僅有一路相位累加器生成的波形尋址地址有效，且FPGA內(nèi)波形尋址的時(shí)間一般在一個(gè)系統(tǒng)周期內(nèi)即可實(shí)現(xiàn)。

顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本實(shí)用新型進(jìn)行各種改動(dòng)和變型而不脫離本實(shí)用新型的精神和范圍。這樣，倘若本實(shí)用新型的這些修改和變型屬于本實(shí)用新型權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本實(shí)用新型也意圖包含這些改動(dòng)和變型在內(nèi)。