本實(shí)用新型涉及電力電子技術(shù)領(lǐng)域，具體涉及一種泄放電路及LED控制電路。

背景技術(shù)：

LED燈由于其比傳統(tǒng)的熒光燈和白熾燈更節(jié)能環(huán)保，所以LED燈正在慢慢替換現(xiàn)有的熒光燈和白熾燈。在帶有可控硅調(diào)光器的白熾燈中，也同樣希望采用LED燈來替換，因而LED需兼容可控硅調(diào)光器。但是，將在LED燈來替換白熾燈的應(yīng)用中，由于在可控硅導(dǎo)通時(shí)，其輸出端電壓會(huì)有較大的電壓變化率(dv/dt)，導(dǎo)致在輸入端產(chǎn)生較大的浪涌電流。此浪涌電流震蕩幅度大，持續(xù)時(shí)間短，極易造成可控硅的誤關(guān)斷，影響LED驅(qū)動(dòng)電路的穩(wěn)定工作，使LED燈產(chǎn)生閃爍；另外，可控硅器件的輸入電流需大于其維持電流，當(dāng)輸入電流小于維持電流時(shí)，極易造成可控硅的關(guān)斷，同樣會(huì)導(dǎo)致LED的閃爍。為了解決上述技術(shù)問題，現(xiàn)有技術(shù)中采用如下方案，但仍存在一定的技術(shù)缺陷。

如圖1所示的電路原理圖，示意了現(xiàn)有技術(shù)的泄放電路，即電流源I10和調(diào)整管M00串聯(lián)組成泄放電路，電流源I10可以用電阻代替。當(dāng)可控硅調(diào)光器導(dǎo)通時(shí)，線性LED驅(qū)動(dòng)電路電流難以達(dá)到可控硅調(diào)光器的維持電流時(shí)，泄放電路的調(diào)整管M00導(dǎo)通，泄放電路產(chǎn)生泄放電流iblr，使得輸入電流可以達(dá)到維持電流。如圖2所示，示意了輸入電壓vin和輸入電流iin的波形，陰影部分即泄放電路產(chǎn)生的電流，這部分泄放電流會(huì)帶來額外的功耗。并且可控硅調(diào)光器導(dǎo)通角越大，泄放電路產(chǎn)生泄放電流iblr的時(shí)間t1越長(zhǎng)，損耗越大，轉(zhuǎn)換效率也就越低。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本實(shí)用新型的目的在于提供一種功耗小、效率高的泄放電路及LED控制電路，用以解決現(xiàn)有技術(shù)存在的技術(shù)問題。

本實(shí)用新型的技術(shù)解決方案是，提供一種以下結(jié)構(gòu)的泄放電路，包括：

泄放模塊，交流輸入經(jīng)可控硅調(diào)光器和整流橋得到輸入電壓經(jīng)驅(qū)動(dòng)電路對(duì)負(fù)載供電，所述泄放模塊的兩端分別與輸入電壓的高低電位端連接；

泄放控制電路，與所述泄放模塊的控制端連接；直接或間接檢測(cè)輸入電壓過零點(diǎn)，在輸入電壓過零點(diǎn)延時(shí)第二時(shí)間后，控制所述泄放模塊產(chǎn)生泄放電流，所述驅(qū)動(dòng)電路的輸入電流達(dá)到預(yù)定值時(shí)刻則控制泄放電流為零；可控硅調(diào)光器導(dǎo)通時(shí)刻與所述驅(qū)動(dòng)電路的輸入電流達(dá)到預(yù)定值時(shí)刻之間的時(shí)間為第一時(shí)間；

其中，當(dāng)所述的第一時(shí)間大于參考時(shí)間時(shí)，則延長(zhǎng)第二時(shí)間；當(dāng)?shù)谝粫r(shí)間小于參考時(shí)間時(shí)，則縮短第二時(shí)間，使得第一時(shí)間趨近于參考時(shí)間。

作為優(yōu)選，所述的泄放控制電路包括輸入電壓檢測(cè)電路、驅(qū)動(dòng)電路輸入電流檢測(cè)電路和邏輯電路，所述的邏輯電路與泄放模塊的控制端連接，所述的輸入電壓檢測(cè)電路采樣輸入電壓，當(dāng)輸入電壓采樣信號(hào)達(dá)到閾值電壓時(shí)，則在延時(shí)第二時(shí)間后，經(jīng)邏輯電路控制所述泄放模塊產(chǎn)生泄放電流；所述的驅(qū)動(dòng)電路輸入電流檢測(cè)電路檢測(cè)驅(qū)動(dòng)電路輸入電流，當(dāng)采樣電流達(dá)到表征預(yù)定值的閾值電流時(shí)，則經(jīng)邏輯電路控制泄放電流為零；將所述第一時(shí)間與所述參考時(shí)間進(jìn)行比較，根據(jù)比較結(jié)果相應(yīng)地調(diào)整所述第二時(shí)間。

作為優(yōu)選，所述的泄放控制電路還包括延時(shí)模塊和時(shí)間比較模塊，所述的延時(shí)模塊分別與輸入電壓檢測(cè)電路的輸出端、邏輯電路和時(shí)間比較模塊連接，所述的延時(shí)模塊在當(dāng)輸入電壓采樣信號(hào)達(dá)到閾值電壓時(shí)進(jìn)行延時(shí)第二時(shí)間，延時(shí)結(jié)束后，通過邏輯電路控制產(chǎn)生泄放電流，在所述時(shí)間比較模塊中進(jìn)行第一時(shí)間與所述參考時(shí)間的比較，并將比較結(jié)果反饋至所述延時(shí)模塊以調(diào)整所述第二時(shí)間。

作為優(yōu)選，所述的邏輯電路包括第一觸發(fā)器和第二觸發(fā)器，所述的延時(shí)模塊輸出表征延時(shí)是否結(jié)束的狀態(tài)信號(hào)，所述第一觸發(fā)器的置位端接收所述表征延時(shí)是否結(jié)束的狀態(tài)信號(hào)，輸入電壓檢測(cè)電路的輸出端和延時(shí)模塊的輸出端分別接入與非門，所述與非門的輸出端與所述第一觸發(fā)器的重置端連接；所述第一觸發(fā)器的輸出端取反后與所述第二觸發(fā)器的置位端連接，驅(qū)動(dòng)電路輸入電流檢測(cè)電路的輸出端取反后與所述第二觸發(fā)器的重置端連接，所述第二觸發(fā)器的輸出端和所述驅(qū)動(dòng)電路輸入電流檢測(cè)電路的輸出端分別連接與門的兩個(gè)輸入端，所述與門的輸出端和第一觸發(fā)器的輸出端分別連接或門的兩個(gè)輸入端，所述或門輸出表征是否使能的信號(hào)至所述泄放模塊，所述與門的輸出端輸出用于表征第一時(shí)間的計(jì)時(shí)信號(hào)。

作為優(yōu)選，所述的泄放控制電路包括驅(qū)動(dòng)電路輸入電流檢測(cè)電路、泄放電流檢測(cè)電路和邏輯電路，所述的邏輯電路與泄放模塊的控制端連接，所述的驅(qū)動(dòng)電路輸入電流檢測(cè)電路采樣驅(qū)動(dòng)電路輸入電流，并與閾值電流進(jìn)行比較；所述的泄放電流檢測(cè)電路在輸入電壓過零檢測(cè)期間，所述邏輯電路控制所述泄放模塊產(chǎn)生泄放電流，采樣所述泄放電流，并與泄放閾值進(jìn)行比較；所述驅(qū)動(dòng)電路輸入電流低于所述閾值電流時(shí)，開始計(jì)時(shí)，直到所述泄放電流達(dá)到泄放閾值時(shí)，計(jì)時(shí)結(jié)束，該計(jì)時(shí)時(shí)間作為第三時(shí)間。

在所述驅(qū)動(dòng)電路輸入電流低于所述閾值電流時(shí)，經(jīng)第三時(shí)間后即判斷輸入電壓達(dá)到過零點(diǎn)；并可定時(shí)或不定時(shí)更新第三時(shí)間。

作為優(yōu)選，在判斷輸入電壓達(dá)到過零點(diǎn)時(shí)，延時(shí)第二時(shí)間后，經(jīng)邏輯電路控制所述泄放模塊產(chǎn)生泄放電流；所述的驅(qū)動(dòng)電路輸入電流檢測(cè)電路檢測(cè)驅(qū)動(dòng)電路輸入電流，當(dāng)采樣電流達(dá)到表征預(yù)定值的閾值電流時(shí)，則經(jīng)邏輯電路控制泄放電流為零；將所述第一時(shí)間與所述參考時(shí)間進(jìn)行比較，根據(jù)比較結(jié)果相應(yīng)地調(diào)整所述第二時(shí)間。

作為優(yōu)選，所述的泄放控制電路還包括延時(shí)模塊、時(shí)間比較模塊和過零判斷模塊，所述的延時(shí)模塊分別與過零判斷模塊的輸出端、邏輯電路和時(shí)間比較模塊連接，所述過零判斷模塊分別與泄放電流檢測(cè)電路的輸出端和驅(qū)動(dòng)電路輸入電流檢測(cè)電路的輸出端連接；由所述過零判斷模塊對(duì)第三時(shí)間進(jìn)行計(jì)時(shí)，并判斷輸入電壓的過零點(diǎn)時(shí)刻，所述的延時(shí)模塊接收所述過零判斷模塊輸出的表征過零點(diǎn)時(shí)刻的信號(hào)，并延時(shí)第二時(shí)間，延時(shí)結(jié)束后，通過邏輯電路控制產(chǎn)生泄放電流，在所述時(shí)間比較模塊中進(jìn)行第一時(shí)間與所述參考時(shí)間的比較，并將比較結(jié)果反饋至所述延時(shí)模塊以調(diào)整所述第二時(shí)間。

作為優(yōu)選，所述的邏輯電路包括第三觸發(fā)器和第四觸發(fā)器，所述的延時(shí)模塊輸出表征延時(shí)是否結(jié)束的狀態(tài)信號(hào)，所述第三觸發(fā)器的置位端接收所述表征延時(shí)是否結(jié)束的狀態(tài)信號(hào)，過零判斷模塊的輸出端和延時(shí)模塊的輸出端分別接入與非門，所述與非門的輸出端與所述第三觸發(fā)器的重置端連接；所述第三觸發(fā)器的輸出端取反后與所述第四觸發(fā)器的置位端連接，驅(qū)動(dòng)電路輸入電流檢測(cè)電路的輸出端取反后與所述第四觸發(fā)器的重置端連接，所述第四觸發(fā)器的輸出端和所述驅(qū)動(dòng)電路輸入電流檢測(cè)電路的輸出端分別連接第一與門的兩個(gè)輸入端，驅(qū)動(dòng)電路輸入電流檢測(cè)電路的輸出端和表征過零判斷模塊是否使能的信號(hào)分別接入第二與門的兩個(gè)輸入端；所述第一與門的輸出端、第二與門的輸出端和第三觸發(fā)器的輸出端分別連接或門的三個(gè)輸入端，所述或門輸出表征是否使能的信號(hào)至所述泄放模塊，所述第一與門的輸出端輸出用于表征第一時(shí)間的計(jì)時(shí)信號(hào)。

本實(shí)用新型的又一技術(shù)解決方案是，提供一種以下結(jié)構(gòu)的LED控制電路，包括：以上任意一種泄放電路和LED驅(qū)動(dòng)電路，所述的LED驅(qū)動(dòng)電路為線性驅(qū)動(dòng)電路或開關(guān)電路。

采用本實(shí)用新型的電路結(jié)構(gòu)和方法，與現(xiàn)有技術(shù)相比，具有以下優(yōu)點(diǎn)：本實(shí)用新型應(yīng)用于可控硅調(diào)光的LED控制電路，直接或間接檢測(cè)輸入電壓過零點(diǎn)，在輸入電壓過零點(diǎn)處延時(shí)第二時(shí)間后，泄放模塊工作以產(chǎn)生泄放電流，可控硅調(diào)光器導(dǎo)通時(shí)刻與驅(qū)動(dòng)電路輸入電流達(dá)到預(yù)定值(可控硅調(diào)光器的維持電流)時(shí)刻之間的的時(shí)間為第一時(shí)間。在時(shí)間第一時(shí)間內(nèi)，泄放電路產(chǎn)生損耗，當(dāng)?shù)谝粫r(shí)間大于預(yù)定值時(shí)，延長(zhǎng)第二時(shí)間；當(dāng)?shù)谝粫r(shí)間小于預(yù)定值時(shí)，縮短第二時(shí)間，使得時(shí)間第一時(shí)間接近或等于預(yù)定值。采用本實(shí)用新型，能夠自適應(yīng)地根據(jù)第一時(shí)間與預(yù)定值的大小，來調(diào)節(jié)作為延遲時(shí)間的第二時(shí)間，降低了泄放功耗，并提升了系統(tǒng)效率。

附圖說明

圖1為現(xiàn)有技術(shù)的應(yīng)用泄放電路的可控硅LED控制電路的結(jié)構(gòu)示意圖；

圖2為現(xiàn)有技術(shù)圖1的工作波形圖；

圖3為本實(shí)用新型泄放電路的工作波形圖；

圖4為本實(shí)用新型的流程框圖；

圖5為本實(shí)用新型泄放電路實(shí)施例一的電路結(jié)構(gòu)圖；

圖6為本實(shí)用新型泄放電路實(shí)施例一的邏輯電路的流程框圖；

圖7為本實(shí)用新型泄放電路實(shí)施例一中邏輯電路的結(jié)構(gòu)示意圖；

圖8為本實(shí)用新型泄放電路實(shí)施例一中時(shí)間比較模塊的結(jié)構(gòu)示意圖；

圖9為本實(shí)用新型泄放電路實(shí)施例一中延時(shí)模塊的結(jié)構(gòu)示意圖；

圖10為本實(shí)用新型泄放電路實(shí)施例一的工作波形圖；

圖11為本實(shí)用新型泄放電路實(shí)施例二的電路結(jié)構(gòu)圖；

圖12為本實(shí)用新型泄放電路實(shí)施例二的邏輯電路的流程框圖；

圖13為本實(shí)用新型泄放電路實(shí)施例二中邏輯電路的結(jié)構(gòu)示意圖；

圖14為本實(shí)用新型泄放電路實(shí)施例二中過零判斷模塊的流程框圖；

圖15為本實(shí)用新型泄放電路實(shí)施例二的工作波形圖。

具體實(shí)施方式

以下結(jié)合附圖對(duì)本實(shí)用新型的優(yōu)選實(shí)施例進(jìn)行詳細(xì)描述，但本實(shí)用新型并不僅僅限于這些實(shí)施例。本實(shí)用新型涵蓋任何在本實(shí)用新型的精神和范圍上做的替代、修改、等效方法以及方案。

為了使公眾對(duì)本實(shí)用新型有徹底的了解，在以下本實(shí)用新型優(yōu)選實(shí)施例中詳細(xì)說明了具體的細(xì)節(jié)，而對(duì)本領(lǐng)域技術(shù)人員來說沒有這些細(xì)節(jié)的描述也可以完全理解本實(shí)用新型。

在下列段落中參照附圖以舉例方式更具體地描述本實(shí)用新型。需說明的是，附圖均采用較為簡(jiǎn)化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本實(shí)用新型實(shí)施例的目的。

參考圖3所示，示意了本實(shí)用新型泄放電路的工作波形。圖中示意了輸入電壓Vin、輸入電流iin和泄放電流iblr的波形。通過直接或間接檢測(cè)輸入電壓Vin過零點(diǎn)，在輸入電壓達(dá)到過零點(diǎn)時(shí)則延時(shí)第二時(shí)間t2后，控制泄放電路產(chǎn)生泄放電流iblr，可控硅調(diào)光器導(dǎo)通時(shí)刻與驅(qū)動(dòng)電路輸入電流iin2達(dá)到預(yù)定值(一般為可控硅調(diào)光器的維持電流)時(shí)刻之間的時(shí)間為第一時(shí)間t1。在第一時(shí)間t1內(nèi)，泄放電路產(chǎn)生損耗，當(dāng)t1大于預(yù)定值T時(shí)，增大第二時(shí)間t2；當(dāng)t1小于預(yù)定值T時(shí)，減小第二時(shí)間t2，使得時(shí)間第一時(shí)間t1接近或等于預(yù)定值T。圖中，+VF和-VF等于二極管的導(dǎo)通閾值。

參考圖4所示，示意了本實(shí)用新型泄放電路的流程框圖。先判斷輸入電壓Vin是否過零，設(shè)置接近于零的閾值電壓與采樣電壓進(jìn)行比較，也可以通過其他量間接得到輸入電壓Vin過零的時(shí)刻。所述的輸入電壓Vin為交流輸入經(jīng)可控硅調(diào)光器所得到的輸入電壓Vin。在輸入電壓過零點(diǎn)延時(shí)第二時(shí)間t2后，控制所述泄放模塊使能以產(chǎn)生泄放電流iblr。當(dāng)輸入電壓Vin過零后，開始計(jì)時(shí)，所述驅(qū)動(dòng)電路的輸入電流iin2達(dá)到預(yù)定值(一般采用可控硅調(diào)光器的維持電流大小)時(shí)刻，則泄放電路不使能，泄放電流為零，此時(shí)計(jì)時(shí)結(jié)束；上述計(jì)時(shí)時(shí)間即為可控硅調(diào)光器導(dǎo)通時(shí)刻與所述驅(qū)動(dòng)電路的輸入電流達(dá)到預(yù)定值時(shí)刻之間的時(shí)間，為第一時(shí)間t1。當(dāng)所述的第一時(shí)間t1大于參考時(shí)間T時(shí)，則延長(zhǎng)第二時(shí)間t2；當(dāng)?shù)谝粫r(shí)間t1小于參考時(shí)間T時(shí)，則縮短第二時(shí)間t2，使得第一時(shí)間趨近于參考時(shí)間T。該方法縮短了泄放時(shí)間，降低泄放功耗，提升系統(tǒng)效率。

參考圖5所示，示意了本實(shí)用新型泄放電路實(shí)施例一的電路結(jié)構(gòu)，應(yīng)用于可控硅調(diào)光的LED控制電路中。LED控制電路包括泄放電路和LED驅(qū)動(dòng)電路，所述的泄放電路包括泄放模塊和泄放控制電路，所述的泄放電路被用于解決在可控硅調(diào)光器下的由輸入電流過小造成的閃爍問題，并克服現(xiàn)有技術(shù)所存在的技術(shù)缺陷。其輸入電源為交流輸入，所述交流輸入經(jīng)可控硅調(diào)光器U02和整流橋U01后輸出直流的輸入電壓vrec，即作為L(zhǎng)ED負(fù)載的輸入電壓。交流輸入經(jīng)過可控硅調(diào)光器U02連接到整流橋U01，整流橋的正輸出端與二極管D00的陽(yáng)極連接，LED驅(qū)動(dòng)電路正端與所述二極管D00的陰極連接。通常LED驅(qū)動(dòng)電路會(huì)呈現(xiàn)一定容性，因此，在vrec和LED驅(qū)動(dòng)電路之間加入二極管D00；當(dāng)交流輸入的絕對(duì)值降低時(shí)，LED驅(qū)動(dòng)電路由于具有容性，其電壓會(huì)降低較慢，加入了二極管D00和輸入電壓vrec檢測(cè)電路的采樣電阻會(huì)將vrec電壓跟隨交流輸入的絕對(duì)值，從而保證對(duì)輸入電壓采樣的準(zhǔn)確度。

所述的泄放電路包括泄放模塊和泄放控制電路，所述的泄放模塊包括調(diào)整管和與所述調(diào)整管串聯(lián)的電流源或電阻。本實(shí)用新型的主要改進(jìn)在于泄放控制電路以及相應(yīng)的控制方法。所述的泄放控制電路包括輸入電壓vrec檢測(cè)電路、驅(qū)動(dòng)電路輸入電流檢測(cè)電路和邏輯電路U12，所述的邏輯電路U12與泄放模塊U03的控制端連接，所述的輸入電壓vrec檢測(cè)電路采樣輸入電壓，當(dāng)輸入電壓采樣信號(hào)達(dá)到閾值電壓VREF1時(shí)(在比較器U10中進(jìn)行比較)，則在延時(shí)第二時(shí)間t2后，經(jīng)邏輯電路U12控制所述泄放模塊U03產(chǎn)生泄放電流iblr；所述的驅(qū)動(dòng)電路輸入電流檢測(cè)電路檢測(cè)驅(qū)動(dòng)電路輸入電流iin2，當(dāng)采樣電流達(dá)到表征預(yù)定值的閾值電流VREF4時(shí)(在比較器U40中進(jìn)行比較)，則經(jīng)邏輯電路U12控制泄放電流iblr為零；將所述第一時(shí)間t1與所述參考時(shí)間T進(jìn)行比較，根據(jù)比較結(jié)果相應(yīng)地調(diào)整所述第二時(shí)間t2。當(dāng)所述的驅(qū)動(dòng)電路為線性驅(qū)動(dòng)電路時(shí)，采樣流經(jīng)線性驅(qū)動(dòng)電路之調(diào)整管M30的電流，即可用于表征所述驅(qū)動(dòng)電路的輸入電流in2。

所述的泄放控制電路還包括延時(shí)模塊U13和時(shí)間比較模塊U14，所述延時(shí)模塊U13用于對(duì)輸入電壓vrec檢測(cè)電路產(chǎn)生的輸入電壓過零點(diǎn)信號(hào)ZVD進(jìn)行延時(shí)，并在延時(shí)結(jié)束后，將信號(hào)傳遞給邏輯電路U12，以使得泄放模塊U03使能。所述時(shí)間比較模塊U14用于將第一時(shí)間t1與所述參考時(shí)間T進(jìn)行比較，以實(shí)現(xiàn)對(duì)第二時(shí)間t2的反饋調(diào)節(jié)。所述的延時(shí)模塊U13分別與輸入電壓vrec檢測(cè)電路的輸出端、邏輯電路U12和時(shí)間比較模塊U13連接，所述的延時(shí)模塊U13在當(dāng)輸入電壓采樣信號(hào)達(dá)到閾值電壓VREF1時(shí)進(jìn)行延時(shí)第二時(shí)間t2，延時(shí)結(jié)束后，通過邏輯電路U12控制產(chǎn)生泄放電流iblr，在所述時(shí)間比較模塊U14中進(jìn)行第一時(shí)間t1與所述參考時(shí)間T的比較，并將比較結(jié)果反饋至所述延時(shí)模塊以調(diào)整所述第二時(shí)間t2。

參考圖6所示，示意了本實(shí)用新型泄放電路實(shí)施例一邏輯電路U12的流程框圖。本附圖結(jié)合圖5，得到實(shí)施例一的具體實(shí)施步驟為：t2的初始值為0。交流電源經(jīng)可控硅調(diào)光器U02、整流橋U01后，得到整流后的電壓vrec。電阻R10、R11對(duì)vrec進(jìn)行分壓，當(dāng)電阻R11上的電壓低于參考電壓VREF1時(shí)，比較器U10的輸出ZVD翻轉(zhuǎn)，作為輸入電壓vrec過零點(diǎn)的起始點(diǎn)信號(hào)。以R11連接到比較器U10的負(fù)輸入端，參考電壓連接到比較器U10的正輸入端為例。當(dāng)輸入電壓過零時(shí)，電阻R11上電壓低于VREF1，則比較器U10的輸出ZVD由低電平變?yōu)楦唠娖健VD的高電平信號(hào)經(jīng)延時(shí)電路U13延時(shí)t2后，延時(shí)電路輸出信號(hào)ZVDLY翻轉(zhuǎn)，并輸入到邏輯電路U12，邏輯電路U12將泄放電路使能標(biāo)志位EN置1，泄放電路使能，母線電壓vrec被下拉至接近0V。比較器U10的輸出ZVD為低時(shí)，即圖3中的t01時(shí)刻，邏輯電路U12開始計(jì)時(shí)，計(jì)時(shí)信號(hào)BLT從低變高。驅(qū)動(dòng)電路輸入電流檢測(cè)電路檢測(cè)iin2電流，當(dāng)電流采樣電阻R40上電壓RS低于參考電壓VREF4時(shí)，即t01-t02之間，泄放電路U03繼續(xù)使能。當(dāng)電壓RS高于參考電壓VREF4時(shí),比較器U40的輸出信號(hào)ZC翻轉(zhuǎn)，邏輯電路U12計(jì)時(shí)結(jié)束計(jì)時(shí)信號(hào)BLT由高變低，同時(shí)泄放電路U03不使能，即泄放電路不產(chǎn)生泄放電流。t01-t02即為泄放電路產(chǎn)生功耗的時(shí)間t1，即BLT在t01-t02之間輸出為高。計(jì)時(shí)信號(hào)BLT連接到時(shí)間比較電路U14的輸入端，當(dāng)t1大于T時(shí)，時(shí)間比較電路U14輸出延時(shí)方向標(biāo)志位BLDIR為高電平；反之，延時(shí)方向標(biāo)志位BLDIR為低電平。延時(shí)電路U13根據(jù)延時(shí)方向標(biāo)志位BLDIR調(diào)整輸入電壓過零點(diǎn)信號(hào)ZVD后的延時(shí)時(shí)間t2，將t1調(diào)整至T或接近T。其中延時(shí)t2最小值為0，最大為半個(gè)工頻周期或更多。

參考圖7所示，示意了本實(shí)用新型泄放電路實(shí)施例一中邏輯電路的電路結(jié)構(gòu)。所述的邏輯電路包括第一觸發(fā)器U12_1和第二觸發(fā)器U12_5，所述的延時(shí)模塊輸出表征延時(shí)是否結(jié)束的狀態(tài)信號(hào)ZVDLY，所述第一觸發(fā)器的置位端S接收所述表征延時(shí)是否結(jié)束的狀態(tài)信號(hào)ZVDLY，輸入電壓檢測(cè)電路的輸出端和延時(shí)模塊U13的輸出端分別接入與非門U12_2，所述與非門U12_2的輸出端與所述第一觸發(fā)器U12_1的重置端R連接；所述第一觸發(fā)器U12_1的輸出端取反后與所述第二觸發(fā)器的置位端連接，驅(qū)動(dòng)電路輸入電流檢測(cè)電路的輸出端取反后與所述第二觸發(fā)器U12_5的重置端R連接，所述第二觸發(fā)器U12_5的輸出端和所述驅(qū)動(dòng)電路輸入電流檢測(cè)電路的輸出端分別連接與門U12_4的兩個(gè)輸入端，所述與門U12_4的輸出端和第一觸發(fā)器U12_1的輸出端分別連接或門U12_3的兩個(gè)輸入端，所述或門U12_3輸出表征是否使能的信號(hào)EN至所述泄放模塊U03，所述與門U12_4的輸出端輸出用于表征第一時(shí)間的計(jì)時(shí)信號(hào)BLT。以上雖然給出了一個(gè)具體的邏輯電路之結(jié)構(gòu)，但是可以對(duì)其進(jìn)行替換，而不限于上述結(jié)構(gòu)。

參考圖8所示，示意了本實(shí)用新型泄放電路實(shí)施例一中時(shí)間比較模塊的電路結(jié)構(gòu)。邏輯電路U12產(chǎn)生的有效泄放時(shí)間信號(hào)BLT控制開關(guān)S14_1、S14_2，當(dāng)BLT為高時(shí)S14_1導(dǎo)通，電流源I14給電容C14充電，當(dāng)電容C14電壓大于基準(zhǔn)電壓VREF14時(shí)輸出高電平信號(hào)，延時(shí)加減標(biāo)志信號(hào)BLDIR為高，同時(shí)將計(jì)數(shù)器U14_6清零，說明延時(shí)時(shí)間需要加長(zhǎng)；當(dāng)BLT為低時(shí)S14_2導(dǎo)通C14放電。

T＝C14*Vref14/I14；

當(dāng)BLT時(shí)間短于T時(shí)，持續(xù)時(shí)間超過T5，計(jì)數(shù)器U14_6加計(jì)數(shù)產(chǎn)生進(jìn)位，U14_5復(fù)位，BLDIR為低，說明延時(shí)時(shí)間需要減短。

T5＝T_CLK14*2^N1

其中N1為計(jì)數(shù)器U14_6的位數(shù)。

參考圖9所示，示意了本實(shí)用新型泄放電路實(shí)施例一中延時(shí)模塊的電路結(jié)構(gòu)。延時(shí)加減標(biāo)志位作為計(jì)數(shù)器U13_1、U13_2的加減計(jì)數(shù)使能信號(hào)；CLK13作為計(jì)數(shù)器U13_2的時(shí)鐘信號(hào)，其周期為延時(shí)的最小步長(zhǎng)；當(dāng)輸入電壓過零時(shí)，ZVD信號(hào)為高電平，R/S觸發(fā)器U13-5輸出高電平，直至驅(qū)動(dòng)電路輸入電流標(biāo)志位ZC置0時(shí)，R/S觸發(fā)器U13-5輸出復(fù)位，產(chǎn)生ZVDC信號(hào)，作為計(jì)數(shù)器U13-1的時(shí)鐘信號(hào)。當(dāng)延時(shí)加減標(biāo)志位信號(hào)BLDDIR為1時(shí)，計(jì)數(shù)器U13_1、U13_2加計(jì)數(shù)；當(dāng)延時(shí)加減標(biāo)志位信號(hào)BLDDIR為0時(shí)，計(jì)數(shù)器U13_1減計(jì)數(shù)、計(jì)數(shù)器U13_2加計(jì)數(shù)。當(dāng)計(jì)數(shù)器U13_1、U13_2計(jì)數(shù)值相同時(shí)，異或非門U13_3輸出高電平，與門U13_4輸出高電平，ZVDLY輸出高電平，作為ZVD延時(shí)后的過零信號(hào)，之后經(jīng)邏輯電路U12產(chǎn)生泄放電路使能信號(hào)。

參考圖10所示，示意了本實(shí)用新型泄放電路實(shí)施例一的工作波形。示意了輸入電壓Vin、輸入電流iin、泄放電流iblr、使能信號(hào)EN和采樣信號(hào)RS的相對(duì)應(yīng)的具體波形。由圖中可以看出，在初始上電時(shí)泄放電流iblr工作時(shí)間較長(zhǎng)，經(jīng)延時(shí)處理后，iblr時(shí)間越來越短，直至維持在最小泄放時(shí)間T以內(nèi)，保證了泄放電路具有較低的功耗。

參考圖11所示，示意了本實(shí)用新型泄放電路實(shí)施例二的電路結(jié)構(gòu)。此方案可以無需輸入電壓vrec檢測(cè)電路，也能達(dá)到以上方案的效果，用以簡(jiǎn)化周邊元件，即通過其他方式檢測(cè)輸入電壓vrec的過零點(diǎn)，但需要增加泄放電流iblr檢測(cè)電路。

本實(shí)施例中，所述的泄放控制電路包括驅(qū)動(dòng)電路輸入電流檢測(cè)電路、泄放電流檢測(cè)電路和邏輯電路U11，所述的邏輯電路U11與泄放模塊U03的控制端連接，所述的驅(qū)動(dòng)電路輸入電流檢測(cè)電路采樣驅(qū)動(dòng)電路輸入電流，并與閾值電流進(jìn)行比較，所述的泄放電流檢測(cè)電路在輸入電壓過零檢測(cè)使能時(shí)，所述邏輯電路控制所述泄放模塊產(chǎn)生泄放電流，并采樣所述泄放電流，通過電阻R50采樣，并與泄放閾值(用VREF4來表征)進(jìn)行比較；所述驅(qū)動(dòng)電路輸入電流低于所述閾值電流VREF4(該參考信號(hào)表征的是接近于零的低閾值)時(shí)，即驅(qū)動(dòng)電路輸入電流接近于零或過零，開始計(jì)時(shí)，直到所述泄放電流iblr達(dá)到泄放閾值時(shí)，計(jì)時(shí)結(jié)束，該計(jì)時(shí)時(shí)間作為第三時(shí)間T3，通過所述驅(qū)動(dòng)電路輸入電流達(dá)到所述閾值電流后再經(jīng)第三時(shí)間T3的時(shí)刻判斷輸入電壓達(dá)到過零點(diǎn)。

在判斷輸入電壓達(dá)到過零點(diǎn)時(shí)，延時(shí)第二時(shí)間t2后，經(jīng)邏輯電路U11控制所述泄放模塊產(chǎn)生泄放電流iblr；所述的驅(qū)動(dòng)電路輸入電流檢測(cè)電路檢測(cè)驅(qū)動(dòng)電路輸入電流，當(dāng)采樣電流達(dá)到表征預(yù)定值的閾值電流時(shí)，則經(jīng)邏輯電路U11控制泄放電流iblr為零；將所述第一時(shí)間t1與所述參考時(shí)間T進(jìn)行比較，根據(jù)比較結(jié)果相應(yīng)地調(diào)整所述第二時(shí)間t2。

所述的泄放控制電路還包括延時(shí)模塊U13、時(shí)間比較模塊U14和過零判斷模塊U15，所述的延時(shí)模塊U13分別與過零判斷模塊U15的輸出端、邏輯電路U11和時(shí)間比較模塊U14連接，所述過零判斷模塊U15分別與泄放電流檢測(cè)電路的輸出端和驅(qū)動(dòng)電路輸入電流檢測(cè)電路的輸出端連接；由所述過零判斷模塊對(duì)第三時(shí)間T3進(jìn)行計(jì)時(shí)，并判斷輸入電壓的過零點(diǎn)時(shí)刻，所述的延時(shí)模塊接收所述過零判斷模塊輸出的表征過零點(diǎn)時(shí)刻的信號(hào)，并延時(shí)第二時(shí)間t2，延時(shí)結(jié)束后，通過邏輯電路U11控制產(chǎn)生泄放電流iblr，在所述時(shí)間比較模塊U14中進(jìn)行第一時(shí)間t1與所述參考時(shí)間T的比較，并將比較結(jié)果反饋至所述延時(shí)模塊以調(diào)整所述第二時(shí)間t2。

參考圖12所示，示意了本實(shí)用新型泄放電路實(shí)施例二邏輯電路U11的流程框圖。本附圖結(jié)合圖11，得到實(shí)施例二的具體實(shí)施步驟為：

第二時(shí)間t2的初始值為0。交流電源經(jīng)可控硅調(diào)光器U02、整流橋U01后，得到整流后的電壓vrec。輸入電壓過零檢測(cè)使能信號(hào)CTL用于輸入電壓過零時(shí)間第三時(shí)間的檢測(cè)，并且為了保證第三時(shí)間的準(zhǔn)確性同時(shí)減小泄放功耗，CTL可以為遠(yuǎn)低于工頻頻率的方波信號(hào)。初次上電時(shí)，輸入電壓過零檢測(cè)使能信號(hào)CTL為高電平，此時(shí)只要驅(qū)動(dòng)電路輸入電流采樣電阻R40電壓RS低于參考電壓Vref4，比較器U40輸出端為高電平，泄放電路U03處于使能工作狀態(tài)。輸入電壓較高時(shí)，LED電流大，驅(qū)動(dòng)電路采樣電阻R40電壓高于VREF4，比較器U40輸出低電平，輸入電壓過零信號(hào)ZVD此時(shí)為低電平；輸入電壓由高降低時(shí)，驅(qū)動(dòng)電路輸入電流采樣電阻R40電壓降低，當(dāng)驅(qū)動(dòng)電路輸入電流采樣電阻R40電壓RS低于VREF4時(shí)，比較器U40輸出翻轉(zhuǎn)，泄放電路U03使能，輸入電壓過零點(diǎn)檢測(cè)電路U15開始計(jì)時(shí)；泄放電流iblr采樣電阻R50電壓高于基準(zhǔn)電壓VREF5，比較器U50輸出低電平；輸入電壓繼續(xù)降低，當(dāng)接近0V時(shí)，泄放電流iblr減小至接近0，泄放電流iblr采樣電阻R50電壓低于基準(zhǔn)電壓VREF5，比較器U50輸出高電平，輸入電壓過零點(diǎn)信號(hào)ZVD變?yōu)楦唠娖?，同時(shí)輸入電壓過零點(diǎn)檢測(cè)電路U15計(jì)數(shù)結(jié)束，計(jì)時(shí)時(shí)間為T3，即為驅(qū)動(dòng)電路輸入電流iin2下降沿過零點(diǎn)與輸入電壓過零點(diǎn)之間的時(shí)間T3。

當(dāng)輸入電壓過零檢測(cè)使能信號(hào)CTL為低電平時(shí)，之后的每個(gè)工頻周期，當(dāng)驅(qū)動(dòng)電路輸入電流采樣電阻R40電壓由高于參考電壓VREF4變?yōu)榈陀趨⒖茧妷篤REF4時(shí)(比較器U40上升沿)延時(shí)T3產(chǎn)生輸入電壓過零點(diǎn)信號(hào)ZVD。ZVD的高電平信號(hào)經(jīng)延時(shí)環(huán)節(jié)U13延時(shí)t2后，經(jīng)過邏輯電路U11，邏輯電路U11將泄放電路工作標(biāo)志位EN置1，泄放電路使能，母線電壓vrec被下拉至接近0V。泄放電流檢測(cè)比較器U50的輸出ZCBLD為低時(shí)，即圖15中的t01時(shí)刻，時(shí)間比較電路U14開始工作。驅(qū)動(dòng)電路輸入電流檢測(cè)電路檢測(cè)iin2電流，當(dāng)電流采樣電阻R40上電壓RS低于參考電壓VREF4時(shí)，即t01-t02之間，泄放電路U03繼續(xù)使能。當(dāng)電壓RS高于參考電壓VREF4時(shí),比較器U40的輸出信號(hào)ZC翻轉(zhuǎn)，時(shí)間比較電路U14工作結(jié)束，同時(shí)泄放電路U03不使能，即泄放電路不產(chǎn)生泄放電流。從t01-t02即為泄放電路產(chǎn)生功耗的時(shí)間t1，當(dāng)t1大于T時(shí)，時(shí)間比較電路輸出延時(shí)方向標(biāo)志位BLDIR為高電平；反之，延時(shí)方向標(biāo)志位BLDIR為低電平。延時(shí)電路U13根據(jù)延時(shí)方向標(biāo)志位BLDIR調(diào)整輸入電壓過零點(diǎn)信號(hào)ZVD后的延時(shí)時(shí)間t2，將t1調(diào)整至T或接近T。其中延時(shí)t2最小值為0，最大為半個(gè)工頻周期或更多。參考圖13所示，示意了本實(shí)用新型泄放電路實(shí)施例二中邏輯電路的電路結(jié)構(gòu)。當(dāng)輸入電壓過零點(diǎn)檢測(cè)使能信號(hào)CTL為高電平時(shí)，只要驅(qū)動(dòng)電路輸入電流iin2低于設(shè)定值，即ZC為高電平時(shí)，與門U11_6輸出為高電平，三輸入或門U11_3輸出高電平，泄放電路使能，輸入電壓過零點(diǎn)檢測(cè)電路U15檢測(cè)輸入電壓過零點(diǎn)，如圖15中0-t07，并保存時(shí)間T3。當(dāng)輸入電壓過零點(diǎn)檢測(cè)使能信號(hào)CTL為低電平時(shí)，與門U11_6輸出為低電平。當(dāng)驅(qū)動(dòng)電路輸入電流iin2檢測(cè)電路ZC由低電平翻轉(zhuǎn)為高電平時(shí)(t03)，延時(shí)時(shí)間T3，ZVD信號(hào)由低電平變?yōu)楦唠娖?，此時(shí)即使ZC為高電平，但R/S觸發(fā)器U11_1(t01時(shí)刻復(fù)位)、U11_5(t02時(shí)刻復(fù)位)輸出低電平，與門U11_4輸出為低電平，泄放電路不使能。直到延時(shí)電路U13輸出信號(hào)ZVDLY置1時(shí)，R/S觸發(fā)器U11_1輸出為高電平，泄放電路使能信號(hào)EN為高電平，泄放電路使能，輸入電壓vrec為0，直到可控硅調(diào)光器導(dǎo)通，ZVD為低，R/S觸發(fā)器U11_1輸出低電平，U11_5輸出高電平，此時(shí)如果ZC為高，與門U11_4輸出高電平，泄放電路使能信號(hào)EN繼續(xù)為高電平，用以維持輸入電流保證可控硅的穩(wěn)定導(dǎo)通；直至ZC為低時(shí)，U11_4、U11_5輸出復(fù)位，泄放電路使能信號(hào)EN為低，泄放電路停止工作。與門U11_4輸出即為泄放電路產(chǎn)生功耗的時(shí)間信號(hào)BLT(t01～t02)。

參考圖14所示，示意了本實(shí)用新型泄放電路實(shí)施例二中過零判斷模塊U15工作的流程框圖。通過過零判斷模塊U15檢測(cè)并保存驅(qū)動(dòng)電路輸入電流iin2過零點(diǎn)與泄放電流iblr過零點(diǎn)時(shí)間。在過零判斷模塊U15使能的情況下，判斷驅(qū)動(dòng)電路輸入電流是否低于閾值電流，當(dāng)其低于閾值電流時(shí)，則泄放模塊使能產(chǎn)生泄放電流。當(dāng)泄放電流低于相應(yīng)閾值時(shí)，則保存該時(shí)刻，更新第三時(shí)間T3。所述第三時(shí)間T3為從ZC由高變低到ZCBLD由高變低的時(shí)間。

參考圖15所示，示意了本實(shí)用新型泄放電路實(shí)施例二的工作波形。示意了輸入電壓Vin、輸入電流iin、泄放電流iblr、使能信號(hào)EN、CTL和采樣信號(hào)RS的相對(duì)應(yīng)的具體波形。由圖中可以看出，與實(shí)施例一相似，在初始上電時(shí)泄放電流iblr工作時(shí)間較長(zhǎng)，經(jīng)延時(shí)處理后，iblr時(shí)間越來越短，直至維持在最小泄放時(shí)間T以內(nèi)，保證了泄放電路具有較低的功耗。

除此之外，雖然以上將實(shí)施例分開說明和闡述，但涉及部分共通之技術(shù)，在本領(lǐng)域普通技術(shù)人員看來，可以在實(shí)施例之間進(jìn)行替換和整合，涉及其中一個(gè)實(shí)施例未明確記載的內(nèi)容，則可參考有記載的另一個(gè)實(shí)施例。

以上所述的實(shí)施方式，并不構(gòu)成對(duì)該技術(shù)方案保護(hù)范圍的限定。任何在上述實(shí)施方式的精神和原則之內(nèi)所作的修改、等同替換和改進(jìn)等，均應(yīng)包含在該技術(shù)方案的保護(hù)范圍之內(nèi)。