1.一種半導(dǎo)體電路，包括：
第一電路，被配置為基于輸入數(shù)據(jù)的電壓電平、在第一節(jié)點(diǎn)處的電壓電平的反相值、時鐘信號的電壓電平和在第二節(jié)點(diǎn)處的電壓電平來生成在第一節(jié)點(diǎn)處的電壓電平；以及
第二電路，被配置為基于輸入數(shù)據(jù)的電壓電平、在第二節(jié)點(diǎn)處的電壓電平的反相值、時鐘信號的電壓電平和在第一節(jié)點(diǎn)處的電壓電平的反相值來生成在第二節(jié)點(diǎn)處的電壓電平，
其中，
當(dāng)時鐘信號的電壓電平處于第一電平時，第一節(jié)點(diǎn)和第二節(jié)點(diǎn)具有不同的邏輯電平，
當(dāng)時鐘信號的電壓電平處于第二電平時，第一節(jié)點(diǎn)和第二節(jié)點(diǎn)具有相同的邏輯電平，以及
第二電平與第一電平不同。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路，其中，第二電路包括：
連接到第二節(jié)點(diǎn)的第一上拉晶體管，所述第一上拉晶體管具有被配置為接收在第一節(jié)點(diǎn)處的電壓電平的反相值的柵極；以及
與第一上拉晶體管并聯(lián)連接到第二節(jié)點(diǎn)的第二上拉晶體管，所述第二上拉晶體管具有被配置為接收時鐘信號的柵極。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體電路，其中，第二電路進(jìn)一步包括：
連接到第二節(jié)點(diǎn)的第一下拉晶體管，所述第一下拉晶體管具有被配置為接收在第二節(jié)點(diǎn)處的電壓電平的反相值的柵極；以及
連接到第二節(jié)點(diǎn)的第二下拉晶體管，所述第二下拉晶體管具有被配置為接收輸入數(shù)據(jù)的柵極。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路，其中，第二電路包括：
第一門器件，被配置為在輸入數(shù)據(jù)和在第二節(jié)點(diǎn)處的電壓電平的反相值之間執(zhí)行或運(yùn)算；以及
第二門器件，被配置為在第一門器件的輸出、在第一節(jié)點(diǎn)處的電壓電平的反相值和時鐘信號之間執(zhí)行與非運(yùn)算，所述第二門器件進(jìn)一步被配置為向第二節(jié)點(diǎn)輸出與非運(yùn)算的結(jié)果。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路，其中，第二電路包括：
第一門器件，被配置為在使能信號和在第二節(jié)點(diǎn)處的電壓電平的反相值之間執(zhí)行或運(yùn)算；以及
第二門器件，被配置為在第一門器件的輸出、在第一節(jié)點(diǎn)處的電壓電平的反相值和時鐘信號之間執(zhí)行與非運(yùn)算，所述第二門器件進(jìn)一步被配置為向第二節(jié)點(diǎn)輸出與非運(yùn)算的結(jié)果。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路，其中，第一電路包括：
連接到第一節(jié)點(diǎn)的第一晶體管，所述第一晶體管具有被配置為接收時鐘信號的電壓電平的反相值的柵極，所述第一晶體管是上拉晶體管；以及
連接在第一節(jié)點(diǎn)和接地電壓之間的第二晶體管，所述第二晶體管具有被配置為接收時鐘信號的電壓電平的反相值的柵極并且所述第二晶體管被配置為向第一節(jié)點(diǎn)傳送接地電壓。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體電路，其中，第一電路進(jìn)一步包括：
與第一晶體管并聯(lián)連接的第三晶體管，所述第三晶體管具有被配置為接收在第一節(jié)點(diǎn)處的電壓電平的柵極并且所述第三晶體管輸出在第一節(jié)點(diǎn)處的電壓電平的反相值；以及
串聯(lián)連接到第三晶體管的第四晶體管，所述第四晶體管具有被配置為接收在第一節(jié)點(diǎn)處的電壓電平的柵極并且所述第四晶體管輸出在第一節(jié)點(diǎn)處的電壓電平的反相值。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體電路，其中，第一電路進(jìn)一步包括：
第一反相器，被配置為使得在第一節(jié)點(diǎn)處的電壓電平反相以輸出在第一節(jié)點(diǎn)處的電壓電平的反相值。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路，其中，第一電路包括：
第一門器件，被配置為在輸入數(shù)據(jù)的反相值和在第一節(jié)點(diǎn)處的電壓電平之間執(zhí)行或運(yùn)算；以及
第二門器件，被配置為在第一門器件的輸出和時鐘信號的電壓電平之間執(zhí)行與運(yùn)算，所述第二門器件進(jìn)一步被配置為向第一節(jié)點(diǎn)輸出與運(yùn)算的結(jié)果。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體電路，其中，第一電路進(jìn)一步包括：
第三門器件，被配置為在時鐘信號和在第二節(jié)點(diǎn)處的電壓電平之間執(zhí)行與非運(yùn)算，所述第三門器件進(jìn)一步被配置為輸出時鐘信號的電壓電平的反相值。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路，其中，第一電路包括：
第一門器件，被配置為在使能信號的反相值和在第一節(jié)點(diǎn)處的電壓電平之間執(zhí)行或運(yùn)算；以及
第二門器件，被配置為在第一門器件的輸出和時鐘信號之間執(zhí)行與運(yùn)算，所述第二門器件進(jìn)一步被配置為向第一節(jié)點(diǎn)輸出與運(yùn)算的結(jié)果。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路，進(jìn)一步包括：
鎖存電路，被配置為基于時鐘信號的電壓電平和在第二節(jié)點(diǎn)處的電壓電平來確定輸出端子的電壓電平。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體電路，其中，第一電平是邏輯低電平并且第二電平是邏輯高電平。
14.一種半導(dǎo)體電路，包括：
第一電路，被配置為基于輸入數(shù)據(jù)的電壓電平、在第一節(jié)點(diǎn)處的電壓電平的反相值、時鐘信號的電壓電平和在第二節(jié)點(diǎn)處的電壓電平來確定在第一節(jié)點(diǎn)處的電壓電平；
第二電路，被配置為基于輸入數(shù)據(jù)的電壓電平、在第二節(jié)點(diǎn)處的電壓電平的反相值、時鐘信號的電壓電平和在第一節(jié)點(diǎn)處的電壓電平的反相值來確定在第二節(jié)點(diǎn)處的電壓電平；以及
鎖存電路，被配置為基于時鐘信號的電壓電平和在第二節(jié)點(diǎn)處的電壓電平來確定輸出端子的電壓電平，其中，
當(dāng)時鐘信號的電壓電平處于第一電平時，第一節(jié)點(diǎn)處于第一電壓電平并且第二節(jié)點(diǎn)處于第二電壓電平，以及在第二節(jié)點(diǎn)處的電壓電平被傳送到輸出端子，并且
第二電壓電平與第一電壓電平不同。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體電路，其中，鎖存電路被配置為在時鐘信號的電壓電平的正沿處改變輸出端子的電壓電平。
16.一種半導(dǎo)體電路，包括：
第一電路，被配置為基于輸入數(shù)據(jù)、時鐘信號、第二輸出信號和第一輸出信號的反相版本來輸出第一輸出信號；以及
第二電路，被配置為基于輸入數(shù)據(jù)、第一輸出信號的反相版本、時鐘信號和第二輸出信號的反相版本來輸出第二輸出信號，其中，
第二電路進(jìn)一步被配置為響應(yīng)于具有第一邏輯電平的時鐘信號來輸出具有與第一輸出信號的邏輯電平不同的邏輯電平的第二輸出信號，并且
第二電路進(jìn)一步被配置為響應(yīng)于具有第二邏輯電平的時鐘信號來輸出具有與第一輸出信號相同的邏輯電平的第二輸出信號。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體電路，進(jìn)一步包括：
鎖存電路，具有被配置為從第二電路接收第二輸出信號的輸入端子。
18.根據(jù)權(quán)利要求16所述的半導(dǎo)體電路，進(jìn)一步包括：
復(fù)用器，被配置為將輸入數(shù)據(jù)輸入到第一和第二電路。
19.根據(jù)權(quán)利要求16所述的半導(dǎo)體電路，其中，第一電路包括：
與非門，被配置為基于時鐘信號和第二輸出信號來輸出與非門輸出信號；
或門，被配置為基于第一輸出信號和輸入數(shù)據(jù)的反相版本來輸出或門輸出信號；
與門，被配置為基于與非門輸出信號和或門輸出信號來生成第一輸出信號；以及
反相器，被配置為使得第一輸出信號反相以生成反相的第一輸出信號。
20.根據(jù)權(quán)利要求16所述的半導(dǎo)體電路，其中，第二電路包括：
反相器，被配置為使得第二輸出信號反相以生成第二輸出信號的反相版本；
或門，被配置為基于輸入數(shù)據(jù)和第二輸出信號的反相版本來生成或門輸出信號；以及
與非門，被配置為基于時鐘信號、第一輸出信號的反相版本以及或門輸出信號來生成第二輸出信號。